[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请享受以日本专利申请2012-206073号（申请日：2012年9月19日）为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

在设计电力用半导体装置时，用于确保主耐压的结末端部的构造较为重要。例如，在具备IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管）等MOS类电力用晶体管的电力用半导体装置中，通过降低表面电场（resurf）、保护环（guard ring）、场板（field plate）等的构造来确保主耐压。但是，这些构造中，若随着电路的微细化、使结末端部的宽度变窄或使结末端部内的扩散层的深度变浅来缩小结末端部的尺寸，则存在难以确保主耐压的问题。

发明内容

本发明的实施方式提供一种即使结末端部的尺寸变小也能够确保充分的耐压的半导体装置。

根据实施方式，半导体装置具备半导体基板、形成在上述半导体基板内的元件部、以及形成在上述半导体基板内、具有包围上述元件部的环形状的结末端部。进而，上述结末端部包括第1导电型的多个第1半导体区域和第2导电型的多个第2半导体区域。进而，上述多个第1半导体区域在上述结末端部的环形状的周向上相互邻接，宽度随着向远离上述元件部的方向前进而减小。进而，上述多个第2半导体区域配置在上述第1半导体区域之间，宽度随着向远离上述元件部的方向前进而增加。

附图说明

图1是表示第1实施方式的半导体装置的构造的俯视图以及剖视图。

图2是表示第1实施方式的结末端部的构造的俯视图以及剖视图。

图3是表示第1实施方式的变形例的结末端部的构造的剖视图。

图4是表示第1实施方式的其他变形例的结末端部的构造的剖视图。

图5是表示第2实施方式的结末端部的构造的俯视图以及剖视图。

图6是表示第2实施方式的变形例的结末端部的构造的剖视图。

图7是表示第2实施方式的其他变形例的结末端部的构造的剖视图。

图8是表示第3实施方式的结末端部的构造的俯视图以及剖视图。

图9是表示第4实施方式的结末端部的构造的俯视图以及剖视图。

具体实施方式

（第1实施方式）

图1是表示第1实施方式的半导体装置的构造的俯视图以及剖视图。图1（a）是概略地表示半导体装置的构造的俯视图，图1（b）是沿着图1（a）的I-I’线的剖视图。

本实施方式的半导体装置具备半导体基板11、形成在半导体基板11内且具有电力用晶体管（例如，IGBT）的元件部1、以及形成在半导体基板11内且具有包围元件部1的环形状的结末端部2。

半导体基板11例如是硅基板。符号S₁、S₂分别表示半导体基板11的第一主面（表面）和第2主面（背面）。图1中示出了与半导体基板11的主面平行且相互垂直的X方向及Y方向、以及与半导体基板11的主面垂直的Z方向。

半导体基板11具备N^-型的第1基极（base）层21、P⁺型的第2基极层22、N⁺型的源极层（发射极层）23、P⁺型的漏极层（集电极层）24、以及N型的缓冲层25。

第1基极层21是半导体基板11内的高电阻层。第2基极层22在元件部1内形成于第1基极层21的第一主面S₁侧的表面。源极层23在元件部1内形成于第2基极层22的表面。漏极层24形成于第1基极层21的第2主面S₂侧的表面。缓冲层25形成在第1基极层21与漏极层24之间。

此外，本实施方式的半导体装置具备栅极绝缘膜31、栅极电极32、源极电极（发射极电极）33、以及漏极电极（集电极电极）34。

栅极绝缘膜31形成于在半导体基板11的第一主面S₁上形成的沟槽的侧面以及底面。栅极绝缘膜31例如是硅氧化膜。此外，栅极电极32在该沟槽内隔着栅极绝缘膜31而形成。栅极电极32例如是多晶硅层。此外，源极电极33、漏极电极34分别形成于半导体基板11的第1、第2主面S₁、S₂。另外，源极电极33的一部分在结末端部2内，隔着绝缘膜埋入到形成在半导体基板11的第一主面S₁上的沟槽内。