[发明专利]具有栅极叠层的器件

说明书

技术领域

本公开涉及具有栅极叠层的器件及其制造方法。

背景技术

静电放电(ESD)保护器件用于防止集成电路(IC)在制造和使用期间受到ESD损害。例如，当通过IC和ESD器件接收到ESD电压时，ESD器件的晶体管导通，从而将高电流下降到地电位，防止高电流流过IC。从而保护了IC。现有的ESD器件具有低栅极电阻，造成ESD保护较为薄弱。因此，在一种方式中，将附加电阻器连接到ESD器件的栅极，从而增大了总栅极电阻。由于该附加电阻器，使得管芯面积增大。

多种二极管都具有栅极叠层，但是对这种栅极叠层的应用却非常有限。

发明内容

为了解决上述问题，根据本发明的一个方面，提供了一种器件，包括：栅极叠层，位于第一漏极和源极之间，栅极叠层具有：栅极介电层；栅极导电层，直接位于栅极介电层的顶部上；以及第一栅极层和第二栅极层，直接位于栅极导电层的顶部上，其中，第一栅极层具有第一电阻，第一电阻高于第二栅极层的第二电阻；并且第二栅极层是导电的，与栅极导电层电连接，并且具有接触端，接触端被配置为作为器件的栅极接触端。

其中，第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分；并且，源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分。

该器件进一步包括：第一隔离件，位于栅极叠层的第一侧上；第二隔离件，位于栅极叠层的第二侧上；以及保护层，覆盖第一隔离件和漏极非自对准多晶硅化物部分。

其中，保护层进一步覆盖栅极叠层的至少一部分。

该器件进一步包括：第二栅极叠层；以及第二漏极，其中，第二漏极位于栅极叠层和第二栅极叠层之间；并且，第二栅极叠层位于第二漏极和第一漏极之间。

该器件进一步包括：第一隔离件，位于栅极叠层的第一侧上；第二隔离件，位于栅极叠层的第二侧上；第三隔离件，位于第二栅极叠层的第一侧上；第四隔离件，位于第二栅极叠层的第二侧上；以及保护层，覆盖第一隔离件、第二漏极的部分、以及第四隔离件。

其中，第二栅极叠层包括：第二栅极介电层；第二栅极导电层，直接位于第二介电层的顶部上；以及第三介电层，直接位于第二栅极导电层的顶部上；

第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分；源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分；并且，第二漏极不是自对准多晶硅化物。

该器件进一步包括：第一浅沟槽隔离件；第二浅沟槽隔离件；以及第三浅沟槽隔离件，其中，源极和栅极叠层位于第二浅沟槽隔离件和第三浅沟槽隔离件之间；第二浅沟槽隔离件位于栅极叠层和第一漏极之间；并且，第一漏极位于第二浅沟槽隔离件和第一浅沟槽隔离件之间。

其中，第一漏极包括自对准多晶硅化物层和非自对准多晶硅化物层；并且第一漏极的自对准多晶硅化物层完全覆盖了第一漏极的非自对准多晶硅化物层。

该器件进一步包括：第一阱，包含源极；以及第二阱，包含第一漏极。

其中，第一阱的第一阱掺杂类型不同于第一漏极和源极的漏极-源极掺杂类型；以及第二阱的第二阱掺杂类型与第一漏极和源极的漏极-源极掺杂类型相同。

该器件进一步包括：阱，包含源极和第一漏极。

其中，第一漏极电连接至集成电路的IO。

其中，第一漏极、源极、和体硅连接在一起，并且被配置为接收参考电压，并且，栅极叠层被配置为接收工作电压。

根据本发明的另一方面，提供了一种方法，包括：使用结构，结构包括漏极区域、源极区域、以及栅极叠层，栅极叠层包括栅极介电层、栅极导电层、以及栅极层，栅极导电层直接位于栅极介电层的顶部上，栅极层直接位于栅极导电层的顶部上；在漏极上形成漏极接触区域，并且在源极上形成源极接触区域；在漏极和源极的顶部上形成层间电介质，从而在漏极接触区域的顶部上和源极接触区域的顶部上形成了层间电介质；在栅极层中形成导电区域；以及在栅极层中的导电区域中形成栅极接触端。

该方法进一步包括：在漏极上形成漏极接触区域以及在源极上形成源极接触区域之前，在栅极层的顶部上形成硬掩模。

该方法进一步包括：在形成漏极接触区域和源极接触区域之前，沉积保护层，保护层保护了漏极区域的第二部分，漏极区域的第二部分不同于漏极接触区域。

该方法进一步包括：在形成漏极接触区域和源极接触区域之后，抛光层间电介质的表面和保护层的表面。

其中，在栅极层中形成导电区域包括：从栅极层的部分中移除多晶硅；以及将栅极层的移除了多晶硅的部分转化为导电区域。