[发明专利]一种FinFET器件的CMP工艺建模方法

说明书

本发明公开了一种FinFET器件的CMP工艺建模方法，包括：基于CMP工艺对FinFET器件进行机理分析，其中，所述机理分析包括：CVD沟槽填充机理分析和CMP工艺研磨机理分析；根据所述机理分析的结果，对所述FinFET器件进行CMP工艺建模，其中，CMP工艺建模包括：浅沟道隔离CMP工艺建模、多晶硅CMP工艺建模、第零层间绝缘CMP工艺建模和金属栅CMP工艺建模。由上述内容可知，本发明提供的技术方案，在于通过开发FinFET器件的CMP工艺建模技术，建立兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

技术领域

本发明涉及FinFET器件的建模技术领域，更为具体的说，涉及一种FinFET 器件的CMP工艺建模方法。

背景技术

当芯片特征尺寸进入纳米量级，电路的物理结构对工艺容差和设计提出了新的挑战，工艺稳定性的控制日益艰难，许多衍生效应于设计时并未被充分考虑，可制造性和成品率成为集成电路工艺进入纳米节点能否实现批量生产及盈利发展的最关键因素之一。可制造性设计(Design for Manufacturability, DFM)技术融合了当今集成电路工艺和计算机辅助设计技术的先进成果，构建了一个沟通电路设计与工艺制造的桥梁，将系统提升纳米尺度芯片的良率和性能，现已成为电子设计自动化(Electronic Design Automation,EDA)技术的前沿方向和研究热点。

化学机械研磨(Chemical Mechanical Planarization，CMP)工艺建模技术作为支持DFM参考流程优化的芯片表面全局平坦化技术，在整个DFM流程中具有重要作用，通过仿真模型做厚度预测、热点分析以及层次化的工艺模拟与冗余金属填充已经成为设计阶段必不可少的步骤之一。纳米节点下的集成电路制造工艺，多孔超低k介电常数铜、高k金属栅、鳍场效应晶体管(Fin Field Effect Transistor,FinFET)虚拟多晶硅栅、浅沟槽隔离、钨研磨和层间绝缘 (Inter-layer Dielectric,ILD)已成为CMP工艺的重要制程。在先进工艺节点，半导体行业将普遍采用功耗低、集成度高、随机波动小的非平面FinFET晶体管结构，而与之相应的CMP平坦化技术也随器件结构发生显著变化。与此同时，FinFET CMP前道工艺被研磨材料主要涉及氧化物、多晶硅及氮化硅等材质，基于先进工艺节点开发的无磨粒CMP、低压CMP、电化学CMP等技术，较传统研磨机理具有显著区别，磨粒切削等机械作用将大幅降低甚至彻底消失，化学腐蚀将占据材料去除机理的主导地位，直接基于粒子去除和经验公式建立CMP模型将进一步降低模拟工具仿真精度，难以反映CMP工艺的真实机理和模拟FinFET器件的CMP的表面平坦性。

FinFET器件的CMP前道工艺建模主要面临以下问题：(1)在Fin的制作过程中，需要创建STI(Shallow Trench Isolation，浅沟道隔离)隔离区域，因此，与传统平面器件类似，需要进行STI CMP工艺过程。由于CMP后SiN的凹陷会影响Fin的沟道高度，从而直接影响器件性能。相应地，需要开展STI CMP 建模；(2)从平面CMOS设计转变为FinFET晶体管，在虚拟栅多晶硅薄膜中产生了新的CMP工艺步骤，由于硅鳍工艺导致CVD(Chemical VaporDeposition，化学气相沉积)表面不平整，必须在栅刻蚀前进行Poly-Si多晶硅 CMP，以防止栅的高度影响字线的电流携载能力；(3)在器件隔离过程中，还需进行层间绝缘ILD0 CMP工艺(Poly Open CMP)，因此，ILD0 CMP建模必不可少；(4)此外，后栅工艺中Metal Gate CMP仍然非常关键，金属栅高度直接决定了FinFET晶体管的最终栅高度。需要注意的是，关于自对准接触氮化硅盖帽CMP工艺这里不做讨论。

因此，基于FinFET新型三维器件结构，有必要充分理解CMP的研磨机制，研究和开发与FinFET结构相适应的CMP建模技术，才能建立真正兼顾机理和效率的FinFET器件CMP仿真模型，以优化设计实现和工艺参数配置。

发明内容