[发明专利]具有多列的半导体装置

权利要求书

1.一种半导体装置，包括多个裸片，这些裸片中的任意一个被设定为第一列，而这些裸片中的另一个被设定为第二列，

其中，第一列和第二列中的一个或更多个被配置为：根据读取命令，将偶数编号字节和奇数编号字节中的任意一个在早于另一个的时间处，通过输入/输出级来输出，

其中，第一列包括与偶数编号字节相对应的第一输入/输出级和与奇数编号字节相对应的第二输入/输出级，

其中，第二列包括与偶数编号字节相对应的第一输入/输出级和与奇数编号字节相对应的第二输入/输出级，

其中，第一列的第一输入/输出级耦接到第二列的第一输入/输出级，并且第一列的第二输入/输出级耦接到第二列的第二输入/输出级。

2.根据权利要求1所述的半导体装置，其中，第一列的第一输入/输出级还包括偶数编号的数据总线反相DBI焊盘，而第一列的第二输入/输出级还包括奇数编号的DBI焊盘。

3.根据权利要求1所述的半导体装置，其中，第一列包括：

单元阵列，被配置为根据读取命令而输出数据；

数据总线反相DBI电路，被配置为通过对从单元阵列输出的数据执行DBI操作而产生DBI数据和DBI标记，以及输出DBI数据和DBI标记；

第一驱动器，被配置为在第一时间处将DBI数据之中的偶数编号字节驱动到第一输入/输出级；

第二驱动器，被配置为根据预设信号，在第二时间处将DBI数据之中的奇数编号字节驱动到第二输入/输出级；以及

预设信号发生电路，被配置为根据用于重置DBI电路的DBI重置信号而产生预设信号。

4.根据权利要求3所述的半导体装置，其中，第二驱动器包括：

第一逻辑门，被配置为接收DBI数据之中的对应于第一同步时钟信号的数据；

第二逻辑门，被配置为接收DBI数据之中的对应于第二同步时钟信号的数据；

锁存器，被配置为储存第一逻辑门和第二逻辑门的输出信号；以及

发射器，被配置为在奇数编号输出使能信号的激活时段期间，将储存在锁存器中的信号作为奇数编号字节而驱动到第二输入/输出级。

5.根据权利要求3所述的半导体装置，其中，预设信号发生电路对偶数编号输出使能信号、奇数编号输出使能信号以及DBI重置信号执行逻辑运算，以及输出运算结果作为预设信号。

6.一种半导体装置，包括第一裸片和第二裸片，被设定为第一列的第一裸片的输入/输出级耦接到被设定为第二列的第二裸片的输入/输出级，

其中，第一列和第二列中的一个或更多个被配置为：根据读取命令，将偶数编号字节和奇数编号字节通过输入/输出级来顺序地输出，以及将偶数编号字节和奇数编号字节之中与最早次序相对应的偶数编号字节和奇数编号字节中的任意一个在早于另一个的时间处，通过输入/输出级来输出，

其中，第一列包括与偶数编号字节相对应的第一输入/输出级和与奇数编号字节相对应的第二输入/输出级，

其中，第二列包括与偶数编号字节相对应的第一输入/输出级和与奇数编号字节相对应的第二输入/输出级，

其中，第一列的第一输入/输出级耦接到第二列的第一输入/输出级，并且第一列的第二输入/输出级耦接到第二列的第二输入/输出级。

7.根据权利要求6所述的半导体装置，其中，第一列的第一输入/输出级还包括偶数编号的数据总线反相DBI焊盘，而第一列的第二输入/输出级还包括奇数编号的DBI焊盘。