[发明专利]半导体集成电路及其信号传输方法

说明书

相关申请的交叉引用

本申请要求2011年7月21日提交的韩国专利申请No.10-2011-0072456的优先权，其全部内容以引用的方式并入本文中。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有多层结构的半导体集成电路及其信号传输方法。

背景技术

一般而言，半导体集成电路的封装技术具有小型化和安装可靠性方面的特征。层叠封装可以具有高性能和小电路尺寸的特征。

在半导体工业中，“层叠”的意思是垂直地层叠至少两个或更多个半导体芯片或封装。当将层叠封装用于半导体存储装置中时，半导体存储装置的存储容量可以是不实施层叠封装的半导体存储装置的存储容量的两倍或更多倍。此外，层叠封装不仅增加存储容量，而且还更有效地使用安装面积。此外，层叠封装具有更高的封装密度。

可以通过以下方法制造层叠封装。首先，可以将个体的半导体芯片层叠，然后进行封装。其次，可以将已封装的个体半导体芯片层叠。经由金属性连线或穿通硅通孔(TSV)来将层叠式半导体封装中的个体的半导体芯片电耦接。使用TSV的层叠封装具有如下结构：半导体芯片之间的物理耦接和电耦接通过形成在各个半导体芯片中的TSV来垂直地实现。作为参考，使用各种方法来形成TSV，所述方法诸如首先通孔工艺(via firstprocess)、最后通孔工艺(via last process)、背面最后通孔工艺(via last from backside process)等等。

图1A至图1G示出一种形成TSV的方法。在以下描述中，将以中途通孔工艺(viamiddle process)为例来进行说明。中途通孔工艺是指，在有源层中形成了电路的一部分的状态下形成TSV。

参见图1A，在晶片衬底102上形成有源层104和晶体管106。参见图1B，对有源层104和晶片衬底102进行刻蚀以形成具有指定深度的凹槽，并用诸如金属(例如，铜)的导电材料来填充凹槽以提供TSV 108的基座。

参见图1C，在有源层104上形成层间电介质层110，且在层间电介质层110中形成金属线112。金属线112与TSV 108和晶体管106电耦接。在TSV 108上方的金属线上形成TSV焊盘114，TSV焊盘114将用于电耦接TSV 108。

参见图1D，当形成TSV焊盘114时，形成凸块116且凸块116与TSV焊盘114电耦接。凸块116是将TSV 108与形成在层叠的另一个半导体芯片中的TSV电耦接的部件。随后在层间电介质层110之上形成载体118。载体118是在晶片薄化工艺(wafer thinningprocess)(图1E所示)期间固定晶片的部件，执行所述晶片薄化工艺是为了暴露出TSV108的一个端部。

参见图1E，执行晶片薄化工艺以暴露出TSV 108的端部中的一个。在已被晶片薄化工艺暴露出来的TSV 108的暴露的端部处形成凸块120。接着，参见图1F，去除载体118。因此，制造出用于层叠的半导体芯片100A，且在半导体芯片100A的顶部和底部设置了凸块116和120。

参见图1G，层叠半导体芯片100A和100B，且经由与TSV连接的凸块而使半导体芯片100A和100B彼此电耦接。

在下文，将描述经过多个垂直层叠的半导体芯片(在下文，称为“半导体集成电路”)的信号传输路径。

图2是半导体集成电路的侧视图，图2示出施加给半导体集成电路的信号如何经由TSV传送至各个半导体芯片。图2的半导体集成电路中的各个半导体芯片和TSV可以类似于图1A至图1G予以说明。然而，出于图示的目的，示意性地示出各个半导体芯片和TSV。

参见图2，信号SIG通过设置在第一半导体芯片CHIP1中的缓冲器BUF而被缓冲成内部信号SIG1，且在被施加至第一半导体芯片CHIP1的同时被传送至TSV TSV1。此外，从TSV TSV1传送来的信号SIG2在被施加至第二半导体芯片CHIP2的同时被传送至TSV TSV2。此外，从TSV TSV2传送来的信号SIG3在被施加至第三半导体芯片CHIP3的同时被传送至TSV TSV3。此外，从TSV TSV3传送来的信号SIG4被施加至第四半导体芯片CHIP4。