[发明专利]底部漏极LDMOS功率MOSFET的结构及制备方法

权利要求书

1.一种半导体器件，其特征在于，包括：

一个用作漏极的半导体衬底；

一个位于半导体衬底上的半导体外延层；

一个设置在外延层顶面上的漂流区；

一个位于漂流层顶面上的源极区；

一个位于源极区和漂流区之间的半导体外延层表面附近的沟道区；

一个位于沟道区顶部的栅极介电层上方的导电栅极；

一个位于漂流层和外延层中的漏极接触沟道，用于将漂流层电连接到半导体衬底上，漏极接触沟道包括：

一个从漂流区的上表面开始、垂直穿过外延层、一直到半导体衬底，并用导电漏极插塞填充的沟道；

沿漏极接触沟道的侧壁形成的电绝缘隔离片，用于从漂流层和外延层中将漏极插塞电绝缘、并阻止掺杂物扩散到漏极插塞或从漏极插塞中扩散出来；以及

一个位于漏极接触沟道上方的导电漏极带，用于将漏极接触沟道电连接到漂流区。

2.权利要求1中所述的半导体器件，其特征在于，所述的半导体器件为一个n-沟道器件。

3.权利要求1中所述的半导体器件，其特征在于，还包括一个设置在栅极下方的漂流层顶面附近的浅本体区。

4.权利要求3中所述的半导体器件，其特征在于，还包括一个设置在浅本体区下方的深本体区。

5.权利要求1中所述的半导体器件，其特征在于，还包括一个设置在外延层和半导体衬底之间的掩埋绝缘层，其中漏极沟道从漂流区的上表面开始、垂直穿过外延层和掩埋绝缘层、一直到半导体衬底。

6.权利要求5中所述的半导体器件，其特征在于，还包括一个在外延层和掩埋绝缘层之间的重掺杂底层，其中重掺杂底层的导电类型与外延层相同。

7.权利要求1中所述的半导体器件，其特征在于，所述的漏极插塞是由多晶硅或掺杂的WSix组成的。

8.权利要求9中所述的半导体器件，其特征在于，还包括一个设置在漏极插塞顶部的重掺杂接触区。

9.权利要求1中所述的半导体器件，其特征在于，所述的漏极插塞是由钨组成的。

10.权利要求9中所述的半导体器件，其特征在于，还包括一个设置在所述的漏极插塞和所述的绝缘隔离片之间的掩埋金属层。

11.权利要求1中所述的半导体器件，其特征在于，所述的漏极带是由硅组成的。

12.权利要求1中所述的半导体器件，其特征在于，所述的漏极带是由钨组成的。

13.权利要求12中所述的半导体器件，其特征在于，还包括一个设置在所述的漏极带和所述的漏极插塞之间的掩埋金属层。

14.权利要求1中所述的半导体器件，其特征在于，还包括一个位于漂流漏极延伸区中的场氧化物。

15.一种用于制备半导体器件的方法，其特征在于，包括：

a)制备包括半导体衬底以及形成在半导体衬底上的半导体外延层的原材料，其中衬底的导电类型与外延层相反；

b)在外延层的顶部制备一个漂流层，其中漂流层的导电类型与衬底相同；

c)在漂流层和外延层中制备一个漏极接触沟道；

d)沿漏极接触沟道的侧壁制备绝缘隔离片；

e)用导电漏极插塞填充漏极接触沟道；

f)在漂流层上方制备一个栅极介质层；

g)在栅极介质层上方制备一个导电栅极；

h)在外延层的上部制备一个本体区，使本体区的一部分位于栅极下方；

i)在漂流层的顶部植入掺杂物，以形成源极区和顶部漏极接头，其中源极区和顶部漏极接头的导电类型与衬底相同；以及

j)在漏极插塞上方形成一个导电漏极带。

16.权利要求15中所述的方法，其特征在于，a)还包括在衬底上方和外延层下方，形成一个掩埋绝缘层。

17.权利要求16中所述的方法，其特征在于，a)还包括在掩埋绝缘层上方和外延层下方，形成一个导电类型与衬底相反的重掺杂层。

18.权利要求15中所述的方法，其特征在于，在b)之后、c)之前还包括：

在半导体外延层的表面上方，沉积一个氮化层；

在非有源区上刻蚀氮化层；以及

在漂流-漏极延伸区中，形成场氧化区。