[发明专利]一种PMOS晶体管、PMOS晶体管的制备方法及电子设备在审
| 申请号： | 201910680902.7 | 申请日： | 2019-07-26 |
| 公开（公告）号： | CN110581175A | 公开（公告）日： | 2019-12-17 |
| 发明（设计）人： | 毛淑娟;罗军;许静 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/417;H01L29/47;H01L21/336 |
| 代理公司： | 11628 北京知迪知识产权代理有限公司 | 代理人： | 王胜利 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种PMOS晶体管，包括：衬底，依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在沟道区外围形成有栅堆叠；其中，在第一源/漏区和第二源/漏区上叠置有金属硅化物层，在金属硅化物层上叠置有金属层；金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。本发明所述PMOS晶体管，在金属层与第一源/漏区、第二源/漏区之间，分别插入一层金属硅化物层，相比现有PMOS晶体管中形成的金属层与第一源/漏区、第二源/漏区接触，能有效降低PMOS晶体管中源漏区接触电阻。同时，本发明还提供一种POMS晶体管的制备方法，以及一种电子设备。 | ||
| 搜索关键词： | 源/漏区 金属硅化物层 金属层 叠置 肖特基势垒 沟道区 衬底 电子设备 接触电阻 晶体管 源漏区 栅堆叠 邻接 制备 外围 | ||
【主权项】：
1.一种PMOS晶体管，其特征在于，包括：衬底，/n依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在所述沟道区的外围形成有栅堆叠；/n其中，在所述第一源/漏区和第二源/漏区上叠置有金属硅化物层，并在所述金属硅化物层上叠置有金属层；/n所述金属硅化物层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒低于所述金属层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒。/n
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