[发明专利]一种基于FPGA的级联FIFO模块的设计方法在审
| 申请号： | 201910247025.4 | 申请日： | 2019-03-29 |
| 公开（公告）号： | CN109976704A | 公开（公告）日： | 2019-07-05 |
| 发明（设计）人： | 廖桂生;杜佩鞠;曾操;许京伟;李世东;朱圣棋;刘洋 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | G06F5/06 | 分类号： | G06F5/06 |
| 代理公司： | 西安睿通知识产权代理事务所(特殊普通合伙) 61218 | 代理人： | 惠文轩 |
| 地址： | 710071*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明属于雷达通信技术领域，公开了一种基于FPGA的级联FIFO模块的设计方法，级联FIFO模块包括：第一FIFO模块和第二FIFO模块，FPGA的数据采集系统的输出端连接所述第一FIFO模块的输入端，第一FIFO模块的输出端连接所述第二FIFO模块的输入端，第一FIFO模块的输入端为级联FIFO模块的输入端，第二FIFO模块的输出端为级联FIFO模块的输出端。基于FPGA的级联FIFO模块的设计方法包括：建立级联FIFO模块的参数模型；基于该模型，分别计算第一FIFO模块和第二FIFO模块的参数。本发明能够解决现有FIFO模块核的设计约束，提供更高的输入输出位宽比节省系统资源。 | ||
| 搜索关键词： | 级联 输入端 输出端连接 输出端 数据采集系统 参数模型 节省系统 雷达通信 设计约束 输出位宽 | ||
【主权项】：
1.一种基于现场可编辑门阵列FPGA的级联FIFO模块的设计方法，所述现场可编辑门阵列FPGA集成有雷达数据采集系统和级联FIFO模块，其特征在于，所述级联FIFO模块包括：第一FIFO模块和第二FIFO模块；所述FPGA的雷达数据采集系统的输出端连接所述第一FIFO模块的输入端，所述第一FIFO模块的输出端连接所述第二FIFO模块的输入端；所述第一FIFO模块的输入端为所述级联FIFO模块的输入端，所述第二FIFO模块的输出端为所述级联FIFO模块的输出端。
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