[发明专利]一种面向CPU-FPGA异构多核系统的数据分配方法有效
| 申请号： | 201811398237.4 | 申请日： | 2018-11-22 |
| 公开（公告）号： | CN109471732B | 公开（公告）日： | 2021-06-01 |
| 发明（设计）人： | 鞠雷;荣雅洁;李世清 | 申请（专利权）人： | 山东大学 |
| 主分类号： | G06F9/50 | 分类号： | G06F9/50 |
| 代理公司： | 济南圣达知识产权代理有限公司 37221 | 代理人： | 黄海丽 |
| 地址： | 250101 山东*** | 国省代码： | 山东;37 |
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| 摘要： | 本公开公开了一种面向CPU‑FPGA异构多核系统的数据分配方法，包括：将源代码通过Clang前端编译成低级虚拟机LLVM的中间码；用低级虚拟机LLVM执行低级虚拟机LLVM的中间码，并接收输入数据，从而获取数据访问的轨迹和指令轨迹；通过指令轨迹生成动态数据依赖图DDDG，以表示FPGA内核的控制流和数据流；将获得的数据访问轨迹送入缓存模拟器CacheSimulator，获取缓存冲突图CCG；构建整数线性规划公式，根据动态数据依赖图DDDG和缓存冲突图CCG，对整数线性规划公式进行求解，得到最优的数据分配方案。 | ||
| 搜索关键词： | 一种 面向 cpu fpga 多核 系统 数据 分配 方法 | ||
【主权项】：
1.一种面向CPU‑FPGA异构多核系统的数据分配方法，其特征是，包括：将源代码通过Clang前端编译成低级虚拟机LLVM的中间码；用低级虚拟机LLVM执行低级虚拟机LLVM的中间码，并接收输入数据，从而获取数据访问的轨迹和指令轨迹；通过指令轨迹生成动态数据依赖图DDDG，以表示FPGA内核的控制流和数据流；将获得的数据访问轨迹送入缓存模拟器CacheSimulator，获取缓存冲突图CCG；构建整数线性规划公式，根据动态数据依赖图DDDG和缓存冲突图CCG，对整数线性规划公式进行求解，得到最优的数据分配方案。
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