[发明专利]总线接口系统

摘要

本发明提供了一种总线接口系统，该总线接口系统是基于现有的AXI总线接口系统，在该总线接口系统中，设置有用于缓存Valid信号和/数据、Ready信号的AXI传输通道。在实际中，当AXI总线走线过长或负载过大时，会使得Valid信号、数据和Ready信号的传输延迟过大，进而会导致AXI总线的时序不收敛；在本发明中，当AXI总线的信号延迟过大时，会使用AXI传输通道来缓存Valid信号、数据和Ready信号，从而能够分割时序紧张的路径，优化AXI总线时序，能够得到一个功能正确且时序收敛的接口系统。

主权项

1.一种总线接口系统，其特征在于，包括：Valid信号接口和Ready信号接口，以及用于连接Valid信号接口和Ready信号接口的AXI传输通道；所述AXI传输通道含有级数为M的第一移位寄存器模块和级数为N的第二移位寄存器模块；在每个时钟周期内，AXI传输通道从第一移位寄存器模块的第M级寄存器中读取出Valid信号和/或数据并发送到Ready信号接口，并将第M‑1至1级寄存器中的Valid信号和/或数据依次拷贝到下一级寄存器，并将从Valid信号接口接收到的Valid信号和/或数据写进第一级寄存器中，在初始状态中，M个寄存器中所存储的Valid信号都为低电平；在每个时钟周期内，AXI传输通道从第二移位寄存器模块的第N级寄存器中读取出Reday信号并发送到Valid信号接口，并将第N‑1至1级寄存器中的Ready信号依次拷贝到下一级寄存器，并将从Ready信号接口接收到的Ready信号写进第一级寄存器中，在初始状态时，N个寄存器中存储的Ready信号都为高电平；在所述Ready信号接口中包含级数为M+N的第三移位寄存器模块和长度为L的存储模块，在初始状态时，M+N个寄存器中存储的布尔值都为真；在每个时钟周期内，所述Ready信号接口从第三移位寄存器模块的第M+N级寄存器中读取出第一布尔值，并将第M+N‑1至1级寄存器中的布尔值依次拷贝到下一级寄存器；在每个时钟周期中，所述Ready信号接口在确定所接收到的Valid信号为高电平且第一布尔值为真时，将所接收到的数据存入到所述存储模块；在确定所述存储模块的剩余空间长度大于等于预设阀值时，所述Ready信号接口发出的Ready信号为高电平、且第二布尔值为真；否则，Ready信号接口发出的Ready信号为低电平、且第二布尔值为假；将第二布尔值写进第三移位寄存器模块中的第一级寄存器，其中，预设阀值为小于所述存储模块的长度L、且大于等于M+N的整数。