[发明专利]使用带ADCS和DAC的数字PLLS时的抖动减少技术有效
| 申请号： | 201810908368.6 | 申请日： | 2018-08-10 |
| 公开（公告）号： | CN109391267B | 公开（公告）日： | 2020-10-16 |
| 发明（设计）人： | F·C·汤普森;V·阿格拉沃尔;J·B·谢尔瓦;D·M·道尔顿 | 申请（专利权）人： | 亚德诺半导体无限责任公司 |
| 主分类号： | H03M1/08 | 分类号： | H03M1/08 |
| 代理公司： | 中国贸促会专利商标事务所有限公司 11038 | 代理人： | 刘倜 |
| 地址： | 百慕大群岛(*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本公开涉及使用带ADCS和DAC的数字PLLS时的抖动减少技术。本公开还涉及用于电子系统的数据转换器。示例系统包括主模数转换器(ADC)电路、斜率计算电路、采样时钟信号(DPLL)电路、采样误差电路和求和电路。主ADC电路对输入信号进行采样，并产生代表输入信号的数字输出信号。斜率计算电路产生代表输入信号斜率的数字斜率信号，DPLL电路向主ADC电路提供采样时钟信号。采样误差电路通过主ADC电路使用数字斜率信号和采样时钟信号产生代表采样误差的采样误差信号。求和电路接收主ADC电路的采样误差信号和数字输出信号，并产生代表输入信号的调整的数字输出信号。 | ||
| 搜索关键词： | 使用 adcs dac 数字 plls 抖动 减少 技术 | ||
【主权项】：
1.一种设备，包括：主模数转换器(ADC)电路，被配置为对输入信号进行采样并产生表示所述输入信号的数字输出信号；斜率计算电路，被配置为产生表示所述输入信号的斜率的数字斜率信号；采样时钟信号(DPLL)电路，被配置为向所述主ADC电路提供采样时钟信号；采样误差电路，被配置为使用所述数字斜率信号和所述采样时钟信号产生表示所述主ADC电路的采样误差的采样误差信号；和求和电路，被配置为接收所述主ADC电路的采样误差信号和数字输出信号，并产生表示所述输入信号的调整的数字输出信号。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于亚德诺半导体无限责任公司，未经亚德诺半导体无限责任公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810908368.6/，转载请声明来源钻瓜专利网。
