[发明专利]制造三维半导体器件的方法有效
| 申请号： | 201810445608.3 | 申请日： | 2018-05-10 |
| 公开（公告）号： | CN108878357B | 公开（公告）日： | 2023-09-15 |
| 发明（设计）人： | 权容贤;张大铉 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | H01L21/822 | 分类号： | H01L21/822 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 李敬文 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。 | ||
| 搜索关键词： | 制造 三维 半导体器件 方法 | ||
【主权项】：
1.一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与所述图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，所述第一硬掩模层和所述第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案，所述第一硬掩模图案包括所述图案区上的多个蚀刻掩模孔和所述缓冲区上的至少一个缓冲掩模孔，所述多个蚀刻掩模孔暴露所述下层的顶表面，所述至少一个缓冲掩模孔具有与所述下层的顶表面间隔开的底表面。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
