[发明专利]一种10:4进位存储加法器和10:2进位存储加法器有效
申请号: | 201810142480.3 | 申请日: | 2018-02-11 |
公开(公告)号: | CN108268242B | 公开(公告)日: | 2021-09-28 |
发明(设计)人: | 王军 | 申请(专利权)人: | 山东理工大学 |
主分类号: | G06F7/50 | 分类号: | G06F7/50 |
代理公司: | 淄博佳和专利代理事务所(普通合伙) 37223 | 代理人: | 张雯 |
地址: | 255086 山东省淄博*** | 国省代码: | 山东;37 |
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摘要: | 一种10:4进位存储加法器和10:2进位存储加法器,属于数据处理技术设备领域。10:4进位存储加法器包括十个数据输入、两个和值输出、两个进位存储输出、四个高位中间进位输出和四个低位中间进位输入。数据输入与和值、进位存储输出之间由关键路径时间延迟为四级异或门延迟的逻辑电路把十个数据输入与四个低位中间进位输入组合产生两个和值与两个进位存储输出,逻辑电路包括四个3:2进位存储加法器和一个4:2进位存储加法器。10:2进位存储加法器包括一个10:4进位存储加法器和一个4:2进位存储加法器,关键路径时间延迟为七级异或门延迟。本发明仅由异或门/选择器实现,具有结构规整、高速低功耗的有益效果。 | ||
搜索关键词: | 一种 10 进位 存储 加法器 | ||
【主权项】:
1.一种10:4进位存储加法器,包括第一级电路和第二级电路,所述的第一级电路包括十个数据输入端,第二级电路包括六个数据输入端,六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端;第一级电路的关键路径时间延迟为三级异或门延迟,第二级电路的关键路径时间延迟为两级异或门延迟;第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端,第二级电路包括两个进位存储输出端和两个和值输出端;第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端,第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端,第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端,第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端;第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端,第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端;第一级电路的进位输入端对应低位第一类中间进位输入端,第一级电路的进位输出端对应高位第一类中间进位输出端。
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