[发明专利]验证实现整数除法器的硬件设计的方法、系统和介质有效
| 申请号： | 201810029928.0 | 申请日： | 2018-01-12 |
| 公开（公告）号： | CN108334306B | 公开（公告）日： | 2023-07-14 |
| 发明（设计）人： | E·莫里尼;S·艾利奥特 | 申请（专利权）人： | 想象技术有限公司 |
| 主分类号： | G06F7/535 | 分类号： | G06F7/535 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 吕俊刚;王青芝 |
| 地址： | 英国赫*** | 国省代码： | 暂无信息 |
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| 摘要： | 本申请涉及验证实现整数除法器的硬件设计的方法、系统和介质。验证用于实现整数除法器的集成电路硬件设计的计算机实现方法，整数除法器接收分子N和分母D并输出商q和余数r。该方法包括：(a)验证基本特性对于集成电路硬件设计为真，(b)在形式上验证一个或更多个范围缩减特性对于集成电路硬件设计为真。基本特性验证集成电路硬件设计将响应于非负输入对的子集中的任何输入对N、D生成正确输出对q、r。一个或更多个范围缩减特性验证：如果集成电路硬件设计将响应于非负输入对N、D生成输出对q、r，则集成电路硬件设计将响应于另一非负输入对N′、D生成与q和r具有预定关系的输出对q′、r′，其中，N和N′具有一个或更多个预定关系中的一个。 | ||
| 搜索关键词： | 验证 实现 整数 法器 硬件 设计 方法 系统 介质 | ||
【主权项】：
1.一种验证用于实现整数除法器的集成电路硬件设计的计算机实现方法(300)，该整数除法器被配置成接收分子N和分母D并输出商q和余数r，所述方法(300)包括以下步骤：在一个或更多个处理器中：验证所述集成电路硬件设计的基本特性(302)，其中，验证基本特性的步骤验证所述集成电路硬件设计的实例化将响应于非负输入对的子集中的任何输入对N、D生成正确输出对q、r；通过形式验证工具在形式上验证所述集成电路硬件设计的一个或更多个范围缩减特性(304)，其中，验证一个或更多个范围缩减特性的步骤验证：如果所述集成电路硬件设计的实例化将响应于非负输入对N、D生成输出对q、r，则所述集成电路硬件设计的实例化将响应于另一非负输入对N′、D生成与q和r具有预定关系的输出对q′、r′，其中，N和N′具有一个或更多个预定关系中的一个；以及输出指示所述特性是否已被成功验证的一个或更多个信号(312)。
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