[发明专利]基于FinFET晶体管的电流模RM或非-异或单元电路

摘要

本发明公开了一种基于FinFET晶体管的电流模RM或非‑异或单元电路，第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第七N型FinFET管，第一P型FinFET管和第二P型FinFET管分别为低阈值P型FinFET管，第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第七N型FinFET管为低阈值N型FinFET管，第六N型FinFET管为高阈值N型FinFET管；优点是在具有正确的逻辑功能的基础上，电路面积、延时、功耗和功耗延时积均较小。

主权项

一种基于FinFET晶体管的RM或非‑异或单元，其特征在于包括第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第七N型FinFET管，所述的第一P型FinFET管和所述的第二P型FinFET管分别为低阈值P型FinFET管，所述的第一N型FinFET管、所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管和所述的第七N型FinFET管为低阈值N型FinFET管，所述的第六N型FinFET管为高阈值N型FinFET管；所述的第一P型FinFET管的源极和所述的第二P型FinFET管的源极均接入电源，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的前栅和所述的第二P型FinFET管的背栅连接且其连接端为所述的电流模RM或非‑异或单元的第一控制端，所述的第一P型FinFET管的漏极、所述的第一N型FinFET管的漏极和所述的第三N型FinFET管的漏极连接且其连接端为所述的电流模RM或非‑异或单元的输出端，用于输出或非‑异或逻辑信号，所述的第二P型FinFET管的漏极、所述的第二N型FinFET管的漏极和所述的第四N型FinFET管的漏极连接，所述的第一N型FinFET管的源极、所述的第二N型FinFET管的源极和所述的第五N型FinFET管的漏极连接，所述的第三N型FinFET管的源极、所述的第四N型FinFET管的源极和所述的第六N型FinFET管的漏极连接，所述的第五N型FinFET管的源极、所述的第六N型FinFET管的源极和所述的第七N型FinFET管的漏极连接，所述的第七N型FinFET管的源极接地，所述的第七N型FinFET管的前栅和所述的第七N型FinFET管的背栅连接且其连接端为所述的电流模RM或非‑异或单元的第二控制端，所述的第五N型FinFET管的背栅为所述的电流模RM或非‑异或单元的第一输入端，接入第一输入信号，所述的第五N型FinFET管的前栅为所述的电流模RM或非‑异或单元的第二输入端，接入第二输入信号，所述的第二N型FinFET管的前栅、所述的第二N型FinFET管的背栅、所述的第三N型FinFET管的前栅和所述的第三N型FinFET管的背栅连接且其连接端为所述的电流模RM或非‑异或单元的第三输入端，接入第三输入信号，所述的第六N型FinFET管的前栅为所述的电流模RM或非‑异或单元的第一反相输入端，接入第一输入信号的反相信号，所述的第六N型FinFET管的背栅为所述的电流模RM或非‑异或单元的第二反相输入端，接入第二输入信号的反相信号，所述的第一N型FinFET管的前栅、所述的第一N型FinFET管的背栅、所述的第四N型FinFET管的前栅和所述的第四N型FinFET管的背栅连接且其连接端为所述的电流模RM或非‑异或单元的第三反相输入端，接入第三输入信号的反相信号。