[发明专利]一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法有效
申请号: | 201710229300.0 | 申请日: | 2017-04-10 |
公开(公告)号: | CN106981429B | 公开(公告)日: | 2019-01-01 |
发明(设计)人: | 岳帅旗;刘志辉;张刚;王娜 | 申请(专利权)人: | 中国电子科技集团公司第二十九研究所 |
主分类号: | H01L21/48 | 分类号: | H01L21/48 |
代理公司: | 成都九鼎天元知识产权代理有限公司 51214 | 代理人: | 钱成岑 |
地址: | 610036 四川*** | 国省代码: | 四川;51 |
权利要求书: | 暂无信息 | 说明书: | 暂无信息 |
摘要: | 本发明公开了一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法,包括步骤:首先对生瓷进行脱膜、老化,再对老化后的生瓷二次贴膜,然后采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺进行加工。该方法对生瓷进行脱膜、老化,消除流延的残余应力,让生瓷变形到位,再对老化后的生瓷二次贴膜后进行后续加工,将生瓷形变率从传统的0.06%以上降低到0.03%以下,有效解决多层陶瓷电路层间叠层对位精度差的问题,且与现有技术方法相比操作简单,制造成本低。 | ||
搜索关键词: | 一种 多层 陶瓷 电路 加工 过程 抑制 变形 工艺 方法 | ||
【主权项】:
1.一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法,其特征在于,包括以下步骤:首先对生瓷进行脱膜、老化,再对老化后的生瓷二次贴膜,然后采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺进行加工,所述二次贴膜为单面具有低粘性的有机膜片,所述二次贴膜的有机膜片厚度为30μm~100μm,单面涂敷厚度为0.5um~3um的低粘性涂层。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造