[发明专利]一种极化码解码器中f、g运算单元的硬件架构

摘要

本发明公开了一种高速、低功耗、省面积的极化码解码器中f、g运算单元的硬件架构。该架构有一个g运算的加/减控制信号，指示电路执行g运算中的加法或减法运算；另有一个f/g运算控制信号，指示电路输出f或g运算的结果。该架构包含加法器，减法器，比较器，求补单元，并行化地计算出两数之和、差、差的相反数，并根据两数的符号位、相对大小以及f/g控制信号、g运算的加/减控制信号的不同组合情况，从多个候选数据中选出一个作为最终结果。该架构输入输出均为二进制原码形式，避免了多次不同二进制数表示方法之间的转换，大大缩短了f/g运算单元硬件架构的关键路径，减小了功耗和面积开销，使本发明在下一代移动通信中具有广泛的运用前景。

主权项

1.一种极化码解码器中f、g运算处理单元的硬件架构，包括：加法器、减法器、比较器、求补单元、第一逻辑单元、第二逻辑单元、第三逻辑单元、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器；/n所述的加法器、减法器和比较器，它们的输入均为两个原码形式的二进制有符号数的绝对值部分，它们并行地分别计算出两个二进制数的绝对值之和、差以及相对大小关系；/n所述的求补单元，用于把减法器计算出的两个数的绝对值之差进行求补码的运算；/n所述的第一数据选择器，其以比较器的输出状态作为地址信号，从求补单元的输出和减法器的输出中选择出一个输入到第二数据选择器中去；/n所述的第二数据选择器，以所述第三逻辑单元的输出状态作为地址信号，从加法器的输出与第一数据选择器的输出中选择一个作为g运算的结果的绝对值部分输入到第五数据选择器中去；/n所述的第三数据选择器，其输入为两个原码形式的二进制有符号数的绝对值部分，以比较器的输出状态为地址信号，选择两个绝对值中较小的一个作为f运算的结果的绝对值部分输入到第五数据选择器中去；/n所述的第四数据选择器，以比较器的输出状态为地址信号，从所述的第一逻辑单元的输出和某一个数的符号位中选择出一个作为g运算的结果的符号位，并输入到第六数据选择器中去；/n所述的第五数据选择器，以f/g运算控制信号作为输入地址信号，从第二数据选择器的输出和第三数据选择器的输出中选择出一个作为最终结果的绝对值部分；/n所述的第六数据选择器，以f/g运算控制信号作为输入地址信号，从第四数据选择器的输出和第二逻辑单元的输出中选择一个作为最终结果的符号位；/n所述的第一逻辑单元，其输入为某一个数的符号位和g运算的加/减控制信号，输出作为第四数据选择器的输入之一，当g运算的加/减控制信号指示执行加法运算时，第一逻辑单元将输入的符号位原样输出；当控制信号指示执行减法运算时，第一逻辑单元将输入的符号位取反后输出；/n所述的第二逻辑单元，其输入为两个二进制有符号数的符号位，其输出有两种状态，其输出作为第三逻辑单元的输入之一，同时也作为第六数据选择器的输入之一，当两个输入的符号位相同时，输出一种状态；当两个输入的符号位不同时，输出另一种状态；/n所述的第三逻辑单元，其输出有两种状态，作为第二数据选择器的地址信号，其输入为第二逻辑单元的输出和g运算的加/减控制信号，如下的四种输入状态中，(1)与(2)同时使第三逻辑单元输出一种地址信号，指示第二数据选择器选择加法器的结果；(3)与(4)同时使第三逻辑单元输出另一种地址信号，指示第二数据选择器选择第一数据选择器的结果：/n(1)第二逻辑单元表明两个二进制数的符号位相同且g运算的加减控制信号指示执行加法运算；/n(2)第二逻辑单元表明两个二进制数的符号位相反且g运算的加减控制信号指示执行减法运算；/n(3)第二逻辑单元表明两个二进制数的符号位相同且g运算的加减控制信号指示执行减法运算；/n(4)第二逻辑单元表明两个二进制数的符号位相反且g运算的加减控制信号指示执行加法运算。/n