[发明专利]一种万兆同步以太网的时钟同步方法有效
| 申请号： | 201710072466.6 | 申请日： | 2017-02-10 |
| 公开（公告）号： | CN106899401B | 公开（公告）日： | 2020-11-17 |
| 发明（设计）人： | 王洪清;黄玉宇;何建成 | 申请（专利权）人： | 武汉虹信科技发展有限责任公司 |
| 主分类号： | H04L7/033 | 分类号： | H04L7/033;H04J3/06 |
| 代理公司： | 武汉科皓知识产权代理事务所(特殊普通合伙) 42222 | 代理人： | 严彦 |
| 地址： | 430205 湖北省武*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明提供一种万兆同步以太网的时钟同步方法，所述万兆同步以太网中包括上游单元和下游单元，其特征在于：上游单元和下游单元分别包括FPGA、万兆以太网PHY和PLL频率合成器，上游单元和下游单元通过网线连接；PLL频率合成器内部集成2级PLL，第1级PLL用于时钟去抖动，第2级PLL用于倍频；当PLL频率合成器无参考时钟输入时，进行时钟输出保持；万兆以太网PHY支持同步以太网，从网线中恢复时钟；万兆以太网PHY和FPGA支持10G BASE‑KR接口。应用本发明技术方案能够实现万兆以太网的可靠传输，适于当前我国基础网络建设，具有推广使用意义，具备重要市场价值。 | ||
| 搜索关键词： | 一种 同步 以太网 时钟 方法 | ||
【主权项】：
一种万兆同步以太网的时钟同步方法，所述万兆同步以太网中包括上游单元和下游单元，其特征在于：上游单元和下游单元分别包括FPGA、万兆以太网PHY和PLL频率合成器，上游单元和下游单元通过网线连接；PLL频率合成器内部集成2级PLL，第1级PLL用于时钟去抖动，第2级PLL用于倍频；当PLL频率合成器无参考时钟输入时，进行时钟输出保持；万兆以太网PHY支持同步以太网，从网线中恢复时钟；万兆以太网PHY和FPGA支持10G BASE‑KR接口。
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