[实用新型]一种高速处理板有效
| 申请号： | 201620807144.2 | 申请日： | 2016-07-29 |
| 公开（公告）号： | CN206039520U | 公开（公告）日： | 2017-03-22 |
| 发明（设计）人： | 肖红;何凤义;孟令许;张科 | 申请（专利权）人： | 四川赛狄信息技术有限公司 |
| 主分类号： | G06F15/80 | 分类号： | G06F15/80 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610000 四*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型公开了一种高速处理板，包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，电源模块为其它各模块供电，时钟模块为DSP模块提供时钟信号，DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb/S。FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb/S，DSP芯片的内核时钟均为600MHz。本实用新型主要由5块DSP芯片和大容量的FPGA模块构成，FPGA模块通过Link口向DSP芯片传送数据，具有处理大规模数据的能力，并可通过外部总线发送指令对DSP芯片进行控制。 | ||
| 搜索关键词： | 一种 高速 处理 | ||
【主权项】：
一种高速处理板，其特征在于：包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，所述电源模块为其它各模块供电，所述时钟模块为DSP模块提供时钟信号，所述DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，所述DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb /S，FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb /S ，DSP芯片的内核时钟均为600MHz。
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