[发明专利]一种在FPGA上实现的CUDA内核的方法在审
| 申请号： | 201611194611.X | 申请日： | 2016-12-22 |
| 公开（公告）号： | CN106777710A | 公开（公告）日： | 2017-05-31 |
| 发明（设计）人： | 李延凯;龚俊;陈刚;唐建 | 申请（专利权）人： | 中国兵器装备集团自动化研究所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 中国工程物理研究院专利中心51210 | 代理人： | 翟长明,韩志英 |
| 地址： | 621000 四*** | 国省代码： | 四川;51 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了一种在FPGA上实现CUDA内核的方法，所述的方法利用全新的FPGA设计开发流程，将Nvidia公司的CUDA C/C++编程模式与FPGA设计开发流程相结合，并采用Xilinx公司的高级硬件语言综合工具Vivado HLS，使得在GPU上运行CUDA 内核的C/C++并行算法通过Vivado HLS工具的交叉编译，生成硬件描述语言Verilog或者VHDL，再进行逻辑综合生成FPGA二进制执行文件，最终移植到目标FPGA，以达到提升FPGA加速并行运算能力的目的。 | ||
| 搜索关键词： | 一种 fpga 实现 cuda 内核 方法 | ||
【主权项】：
一种在FPGA上实现的CUDA内核的方法，其特征在于，所述的方法依次包括如下步骤：1）安装有Vivado HLS工具的计算机通过仿真器与FPGA相连；仿真器一端接计算机USB端口，另一端接FPGA JTAG端口；2）运行Vivado HLS工具并新建工程；3）将CUDA内核的C/C++并行算法导入至Vivado HLS；4）调试仿真并通过交叉编译和逻辑综合；5）生成FPGA RTL文件；6）顶层Verilog/VHDL设计、编译生成FPGA可执行文件。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国兵器装备集团自动化研究所，未经中国兵器装备集团自动化研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201611194611.X/，转载请声明来源钻瓜专利网。
