[发明专利]一种宽位累加器电路及其设计方法、可编程逻辑器件有效
| 申请号： | 201611131486.8 | 申请日： | 2016-12-09 |
| 公开（公告）号： | CN106708467B | 公开（公告）日： | 2019-02-01 |
| 发明（设计）人： | 蒲迪锋 | 申请（专利权）人： | 深圳市紫光同创电子有限公司 |
| 主分类号： | G06F7/505 | 分类号： | G06F7/505 |
| 代理公司： | 深圳鼎合诚知识产权代理有限公司 44281 | 代理人： | 江婷 |
| 地址： | 518057 广东省深圳市南山区*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了一种宽位累加器电路及其设计方法、可编程逻辑器件，该宽位累加器电路包括第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与第四输入端PI连接的第二支路、与第一输出端P0连接的第三支路，所述第一加法器将第一支路的输出结果与所述第二支路的输出结果进行运算，通过第三支路输出第一并行数据；第一支路、第二支路及第三支路由硬核配置形成。通过本发明的实施，直接通过硬核配置可直接实现的宽位累加器，不需要通过外部的寄存器和绕线，减少寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的累加器。 | ||
| 搜索关键词： | 支路 输入端 累加器电路 可编程逻辑器件 输出结果 寄存器 加法器 累加器 输出端 硬核 逻辑运算单元 并行数据 时序 输出 绕线 延时 配置 运算 外部 | ||
【主权项】：
1.一种宽位累加器电路，其特征在于，包括：第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与所述第四输入端PI连接的第二支路、与所述第一输出端P0连接的第三支路，所述第一加法器将所述第一支路的输出结果与所述第二支路的输出结果进行运算，通过所述第三支路输出第一并行数据；所述第一支路包括乘法器和第一选择器，所述乘法器用于将所述第一输入端A和第二输入端B输入的数据进行乘法运算，得到第一运算数据,并输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和所述第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；所述第二支路包括第二选择器，所述第二选择器用于根据第二选择信号sel1从所述第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器；所述第三支路包括第一输出寄存器preg1，所述第一输出寄存器preg1的输入端与所述第一加法器的输出端连接，所述第一输出寄存器preg1的输出端与所述第一输出端P0连接，用于输出第一并行数据。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于深圳市紫光同创电子有限公司，未经深圳市紫光同创电子有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201611131486.8/，转载请声明来源钻瓜专利网。
