[发明专利]一种基于自偏置频率锁定环的高稳定时钟产生电路

摘要

本发明公开了一种基于自偏置频率锁定环的高稳定时钟产生电路，包括压控振荡器、分频器、频率‑电压转换电路和输出缓冲驱动电路，其中压控振荡器、分频器和频率‑电压转换电路构成频率‑电压‑频率相互转换的自偏置闭环调节结构；压控振荡器在频率‑电压转换电路输出的直流电压信号控制下产生五路分相均匀的高频时钟信号；分频器用于将压控振荡器输出的一路高频时钟信号转换为低频时钟信号；频率‑电压转换电路用于将分频器输出的低频时钟信号转换为直流电压信号；输出缓冲驱动电路用于输出压控振荡器产生的另外四路高频时钟信号。本发明在一定程度上解决了传统基于频率锁定环的时钟产生电路在抖动、功耗和频率漂移方面难以权衡的问题。

主权项

1.一种基于自偏置频率锁定环的高稳定时钟产生电路，其特征在于：包括压控振荡器、分频器、频率‑电压转换电路和输出缓冲驱动电路，其中压控振荡器、分频器和频率‑电压转换电路构成频率‑电压‑频率相互转换的自偏置闭环调节结构；所述压控振荡器在频率‑电压转换电路输出的直流电压信号控制下产生五路分相均匀的高频时钟信号；所述分频器用于将压控振荡器输出的一路高频时钟信号fosc转换为低频时钟信号fdiv；所述频率‑电压转换电路用于将分频器输出的低频时钟信号fdiv转换为直流电压信号VCTRL；所述输出缓冲驱动电路用于输出压控振荡器产生的五路高频时钟信号；所述压控振荡器为完全对称匹配结构，包括核心电路、第一偏置电路和输出缓冲驱动电路；核心电路由五级电流饥饿型延迟单元串联而成，每一级延迟单元有两个输入端和一个输出端，第一级延迟单元的第一输入端接接门控信号EN，其余四级延迟单元的第一输入端接电源电压VDD，第一级延迟单元的输出端接第二级延迟单元的第二输入端，第二级延迟单元的输出端接第三级延迟单元的第二输入端，第三级延迟单元的输出端接第四级延迟单元的第二输入端，第四级延迟单元的输出端接第五级延迟单元的第二输入端，第五级延迟单元的输出端接第一级延迟单元的第二输入端；每一级延迟单元的输出端连接一个输出缓冲驱动电路，用于输出高频时钟信号；第一偏置电路采用电压‑电流转换电路，将直流电压信号VCTRL转换为两个偏置电压信号，两个偏置电压信号分别接每一级延迟单元的充电管栅极和放电管栅极，为每一级延迟单元提供恒定的充电电流和放电电流，实现对每一级延迟单元延迟时间的调整。