[发明专利]一种用于FPGA的时钟系统及服务器在审
| 申请号： | 201610876447.4 | 申请日： | 2016-10-08 |
| 公开（公告）号： | CN106444964A | 公开（公告）日： | 2017-02-22 |
| 发明（设计）人： | 薛广营;黄振华 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F1/06 | 分类号： | G06F1/06 |
| 代理公司： | 北京集佳知识产权代理有限公司11227 | 代理人： | 罗满 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明公开了一种用于FPGA的时钟系统及服务器，包括用于生成多路同源时钟并分别发送至FPGA板卡中的FPGA芯片中的逻辑模块以及与逻辑模块进行数据传输的外部设备的全局时钟发生器，外部设备包括CPU和/或其他FPGA板卡；与逻辑模块连接、用于生成频率和/或相位可变的时钟并发送至逻辑模块的可变时钟发生器。本发明提供的时钟系统能够根据外部时钟需求来改变为FPGA提供的时钟，在逻辑模块需要与外部设备进行数据传输时，若连接总线需要FPGA与外部设备采用同源时钟设计，则FPGA的逻辑模块可以选择时钟系统提供的同源时钟作为参考时钟，可见，本发明提供的时钟系统可以使得FPGA能够满足更多的逻辑验证，提高了FPGA的灵活性。 | ||
| 搜索关键词： | 一种 用于 fpga 时钟 系统 服务器 | ||
【主权项】：
一种用于FPGA的时钟系统，其特征在于，包括：用于生成多路同源时钟并分别发送至FPGA板卡中的FPGA芯片中的逻辑模块以及与所述逻辑模块进行数据传输的外部设备的全局时钟发生器，所述外部设备包括CPU和/或其他FPGA板卡；与所述逻辑模块连接、用于生成频率和/或相位可变的时钟并发送至所述逻辑模块的可变时钟发生器。
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