[发明专利]具有架构神经网络执行单元的处理器

摘要

一种处理器，包括一个将指令集架构的指令从存储器攫取至处理器的指令攫取单元与多个对指令的操作数执行运算以产生结果的执行单元。这些执行单元包括一个神经网络单元，其包括一算术逻辑单元阵列、一第一存储器、一第二存储器与多个启动函数单元。第一存储器装载关联于神经元输出的数据文字。第二存储器装载关联于神经元间连结的权重文字。算术逻辑单元将部分数据文字与部分权重文字相乘并将这些乘积累加。启动函数单元对累加值执行标准化运算以产生输出。指令集架构包括至少一指令指示处理器将数据文字与权重文字写入相对应的存储器。

主权项

1.一种处理器，具有一指令集架构(ISA)，其特征在于，该处理器包括：一指令攫取单元，控制从存储器将该指令集架构的指令攫取至该处理器的攫取动作；以及多个执行单元，对该指令的操作数依据该指令集架构执行运算以产生该指令的结果；其中，该多个执行单元包括一个硬件神经网络单元(NNU)，以执行关联于人工神经网络(ANN)的计算，该神经网络单元包括：一个算术逻辑单元(ALU)阵列；一第一存储器，耦接至该算术逻辑单元阵列，以装载关联于该人工神经网络神经元输出的数据文字；一第二存储器，耦接至该算术逻辑单元阵列，以装载关联于该人工神经网络神经元间的连结的权重文字；其中，各该算术逻辑单元将该数据文字的一部分乘上该权重文字的一部分以产生乘积并在累加器中将这些乘积累加为一累加值；多个启动函数单元，对该累加值执行标准化运算以产生关联于该人工神经网络神经元的输出；以及一程序存储器，装载一神经网络单元程序的指令，该神经网络单元程序的该指令是属于一个不同于该处理器指令集架构的这些指令的指令集，并且，该指令集架构包括至少一个指令指示该处理器将该神经网络单元程序的该指令写入该程序存储器；其中，该指令集架构包括至少一个指令指示该处理器将该数据文字与该权重文字写入该神经网络单元的该相对应的第一与第二存储器。