[发明专利]一种高速Base64并行编解码装置在审
| 申请号： | 201610384154.4 | 申请日： | 2016-06-02 |
| 公开（公告）号： | CN106066843A | 公开（公告）日： | 2016-11-02 |
| 发明（设计）人： | 徐晓燕;李高超;周渊;张露晨;马秀娟;唐积强;徐小磊;毛洪亮;刘俊贤;苏沐冉;刘庆良;何万江 | 申请（专利权）人： | 北京赛思信安技术股份有限公司;国家计算机网络与信息安全管理中心 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42;H03M7/14 |
| 代理公司： | 北京永创新实专利事务所 11121 | 代理人： | 赵文颖 |
| 地址： | 100125 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种高速Base64并行编解码装置，其特征在于，包括用于数据理的编码模块和解码模块，其中编码模块包括：至少一个数据接收模块，至少一个编码控制模块，至少一个数据发送模块，解码模块包括：至少一个数据接收模块，至少一个解码控制模块，至少一个数据发送模块；本发明基于FPGA平台，实现了Base64编解码的16字节的并行处理，提升了Base64编解码的效率，并有效降低了CPU的资源消耗。 | ||
| 搜索关键词： | 一种 高速 base64 并行 解码 装置 | ||
【主权项】：
一种高速Base64并行编解码装置，其特征在于，包括用于数据处理的编码模块和解码模块，其中编码模块包括：至少一个数据接收模块，用于缓存主机下发的队列信息和待处理数据；至少一个编码控制模块，用于将缓存后的数据进行编码；至少一个数据发送模块，用于将编码后的数据回传到主机；解码模块包括：至少一个数据接收模块，用于缓存主机下发的队列信息和待处理数据；至少一个解码控制模块，用于将缓存后的数据进行解码；至少一个数据发送模块，用于将编码后的数据回传到主机。
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