[发明专利]一种过采样数据时钟恢复的FPGA实现系统及方法

摘要

本发明公开了一种过采样数据时钟恢复的FPGA实现系统及方法，它包括设置在FPGA内的差分信号转换模块、可编程输入延时单元、输入串并转换模块及固定模式时钟管理模块，所述差分信号转换模块连接可编程输入延时单元，所述可编程输入延时单元连接输入串并转换模块，所述输入串并转换模块连接固定模式时钟管理模块；通过差分信号转换模块将外部送入FPGA的输入差分信号进行缓存处理分成差分的2个FPGA内部的差分信号；针对FPGA芯片上不能提供充足的GE口专用管脚问题，设计出一种通过普通IO也能实现数据时钟恢复的方法；利用普通IO做数据恢复，可以灵活满足各种需求，在实现数量上不再局限于芯片自带的专用管脚。

主权项

1.一种过采样数据时钟恢复的FPGA实现系统的实现方法，其特征在于：所述FPGA实现系统，包括设置在FPGA内的差分信号转换模块、可编程输入延时单元、输入串并转换模块及固定模式时钟管理模块，所述差分信号转换模块连接可编程输入延时单元，所述可编程输入延时单元连接输入串并转换模块，所述输入串并转换模块连接固定模式时钟管理模块；还包括数据恢复单元，所述数据恢复单元连接输入串并转换模块，所述固定模式时钟管理模块亦连接数据恢复单元；所述可编程输入延时单元为两个且两个可编程输入延时单元之间输出的信号存在45°相位差，两个所述可编程输入延时单元皆与差分信号转换模块和输入串并转换模块相连接；所述输入串并转换模块为两个且分别与两个可编程输入延时单元相连接；所述两个输入串并转换模块皆与固定模式时钟管理模块和数据恢复单元相连接；所述差分信号转换模块，接收外部送入FPGA的输入差分信号进行缓存并将通过缓存后的输入差分信号转换为FPGA内部的差分信号；两个所述可编程输入延时单元，将所述FPGA内部的差分信号进行延时处理，使两个可编程输入延时单元输出的信号相位相差45°；在对FPGA内部的差分信号进行延时处理时，对FPGA内部的差分信号内数据进行delay时设置为31个单位tap值的延时时间；所述实现方法包括以下具体步骤：1）通过差分信号转换模块将外部送入FPGA的输入差分信号进行缓存处理分成差分的2个FPGA内部的差分信号；2）将2个FPGA内部的差分信号分别送入可编程输入延时单元，其中一个可编程输入延时单元对输入的FPGA内部的差分信号不做任何操作，另一个可编程输入延时单元对FPGA内部的差分信号进行45°的偏移；3）经步骤2）后，将相位相差45°的两组FPGA内部的差分信号分别输入到两组输入串并转换模块，分别利用输入串并转换模块内部的2个采样时钟进行采样得到4个采集数据；4）经步骤3）后，将两个输入串并转换模块所得到的4个bit数据进行缓存，得到8组4bit缓存数据，共计32bit数据，然后将32bit数据进行1bit右移操作，右移1bit后与未缓存的32bit数据按bit做异或，获得32bit异或值；5）经步骤4）后，将异或后的32bit异或值分为8组，得8个4bit异或值，而后将8个4bit异或值再次按bit进行或操作，得8个4bit数据，而后提出其中一组4bit数据进行关注；所述步骤5）中，提出其中一个4bit数据进行关注的具体步骤包括：5‑1）如果4bit数据中只有1个bit为1，则从4bit数据里选择准确数据要远离跳变沿的方向，如果之前采集的数据在跳变沿附近，则要远离跳变沿获取准确数据；如果已经不在跳变沿附近，则保持原有采集位置不变获取准确数据；5‑2）如果4bit数据中有2个或3个bit为1，则根据4bit数据中值为1的位置来判断，并选择远离跳变沿的位置获取准确数据；5‑3）如果4bit数据中有4个bit为1，则保持原有采集位置不变获取准确数据；5‑4）如果4bit数据中没有bit为1，则保持原有采集位置不变获取准确数据。