[发明专利]一种基于A20的嵌入式系统的PCB设计方法

摘要

一种基于A20的嵌入式系统的PCB设计方法，涉及一种PCB设计方法。本发明是为了解决针对较小尺寸的PCB按照现有的PCB设计方法进行制造时存在的制造成本较高的问题。设计基于A20的嵌入式系统，其主要包括核心控制器A20、DDR3、NAND Flash、时钟芯片和电源模块；在单板整体平面布局上，将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其进行优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计；基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和1个电源层。本发明适用于PCB的设计领域。

主权项

1.一种基于A20的嵌入式系统的PCB设计方法，其特征在于具体设计方法如下：设计基于A20的嵌入式系统，其包括核心控制器A20、DDR3、NAND Flash、时钟芯片和电源模块；在单板整体平面布局上，将DDR3和NAND FLASH分别设计在核心控制器A20的上下两侧或者左右两侧，对其优先进行布线；电源模块和时钟芯片分别布局在核心控制器A20左右两侧或者上下两侧，时钟芯片紧贴核心控制器A20设计；基于A20的嵌入式系统的PCB叠层设计为8层，包含5个走线层、2个GND层和1个电源层；PCB叠层排列从上到下依次为TOP层、GND层、L3层、L4层、POWER层、L6层、GND层、BOTTOM层；在平面布局上将DDR3远离NAND Flash、时钟芯片和电源模块设计，即在平面布局上将DDR3与NAND Flash、时钟芯片和电源模块之间的距离最大化设计；优先设计在L3、L6层、TOP层和BOTTOM层进行DDR3布线；所有数据线、地址线、时钟线分别做等长处理，误差小于±100mil，差分线对之间等长误差小于5mil；将NAND FLASH和DDR3布局在A20核心控制器的两侧，能够实现NAND FLASH和DDR3在相同层布线设计；所有数据线和地址线分别做等长处理，误差±200mil，差分线对之间等长误差小于5mil；时钟芯片靠近核心控制器A20芯片时钟管脚设计，走线不要穿过感性元件底部；电源模块在POWER层以铺电源平面的形式设计。