[发明专利]改善器件性能的方法在审

专利信息
申请号: 201610083851.6 申请日: 2016-02-05
公开(公告)号: CN107046005A 公开(公告)日: 2017-08-15
发明(设计)人: 毛刚 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
主分类号: H01L21/8238 分类号: H01L21/8238
代理公司: 北京集佳知识产权代理有限公司11227 代理人: 高静,吴敏
地址: 201203 *** 国省代码: 上海;31
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摘要: 一种改善器件性能的方法,包括以第一伪栅为掩膜,对第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理,形成N型源漏区;以第二伪栅为掩膜,对第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理,形成P型源漏区;在基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层;对第一伪栅进行第二P型掺杂处理;对第二伪栅进行第二N型掺杂处理;在进行第二P型掺杂处理和第二N型掺杂处理之后,在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。本发明提高刻蚀去除第一伪栅和第二伪栅的刻蚀均一性,使得第一伪栅和第二伪栅被同时完全刻蚀去除,避免第一伪栅残留或第二伪栅残留,从而改善形成的器件的电学性能。
搜索关键词: 改善 器件 性能 方法
【主权项】:
一种改善器件性能的方法,其特征在于,包括:提供包括NMOS区域和PMOS区域的基底,所述NMOS区域基底表面形成有第一伪栅,所述PMOS区域基底表面形成有第二伪栅;以所述第一伪栅为掩膜,对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理,形成N型源漏区;以所述第二伪栅为掩膜,对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理,形成P型源漏区;在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层,所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁;对所述第一伪栅进行第二P型掺杂处理;对所述第二伪栅进行第二N型掺杂处理;在进行所述第二P型掺杂处理和第二N型掺杂处理之后,在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。
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