[发明专利]半导体非易失性存储元件及其制造方法

摘要

本发明提供半导体非易失性存储元件及其制造方法，作为构成半导体集成电路装置内的恒流源的元件，使用半导体非易失性存储元件。半导体非易失性存储元件是下述这样的常开启型的半导体非易失性存储元件：具有控制栅电极、浮栅电极以及源/漏端子，并且，在控制栅电极下方具备较薄的第1栅绝缘膜、以及具有即使施加比半导体集成电路装置的工作电压大的电压也不会破坏的厚度的第2栅绝缘膜，半导体非易失性存储元件形成为，通过从漏极端子将比工作电压大的电荷通过第2栅绝缘膜注入浮栅电极，从而能够对阈值电压进行调整，并且在工作电压范围内注入载流子不会泄漏。

主权项

一种半导体非易失性存储元件，其特征在于，所述半导体非易失性存储元件具有：半导体衬底；第1导电型的阱区，其形成于所述半导体衬底内；高浓度源区和第1高浓度漏区，它们分离地形成于所述阱区内并具有第2导电型的高浓度杂质；第1栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述高浓度源区相邻的所述半导体衬底上；第2栅绝缘膜，其在所述高浓度源区和所述第1高浓度漏区之间形成于与所述第1高浓度漏区相邻的所述半导体衬底上；第2导电型的第2高浓度漏区，其与所述高浓度源区分离，包含所述第2栅绝缘膜的下方的区域，并形成于与所述第1高浓度漏区重叠的区域；第2导电型的第1低浓度漏区，其与所述高浓度源区分离，包含所述第1栅绝缘膜的下方和所述第2栅绝缘膜的下方的区域，并形成于与所述第1高浓度漏区和所述第2高浓度漏区重叠的区域；第2导电型的沟道杂质区，其在所述第1栅绝缘膜的下方形成于所述高浓度源区与所述第1低浓度漏区之间；浮栅电极，其由含有高浓度杂质的多晶硅构成并形成于所述第1栅绝缘膜和所述第2栅绝缘膜上；第3栅绝缘膜，其形成于所述浮栅电极上；以及控制栅电极，其由含有高浓度杂质的多晶硅构成并形成于所述第3栅绝缘膜上，所述第2栅绝缘膜的膜厚比所述第1栅绝缘膜的膜厚厚，所述阱区包含所述高浓度源区、所述第1高浓度漏区、所述第2高浓度漏区、所述第1低浓度漏区以及所述沟道杂质区，并形成至比这些区域深的位置。