[发明专利]一种LDPC编码器及其校验位生成单元

摘要

本发明公开了一种LDPC编码器及其校验位生成单元，涉及数字信息传输领域，旨在提供一种LDPC码编码器及其中的校验位生成单元的逻辑电路，以更快的速度、更少的资源兼容实现多种LDPC编码。本发明技术要点：处理突发数据进入的编码信息缓存单元、校验位生成单元以及信息位与校验位选通单元；其中编码信息缓存单元用于接收编码信息；编码信息缓存单元与校验位生成单元的输入端连接，同时与信息位与校验位选通单元的第一输入端连接；校验位生成单元的输出端与信息位与校验位选通单元的第二输入端连接；信息位与校验位选通单元用于将编码信息与校验位生成单元的输出信息组合输出。

主权项

1.一种LDPC编码器，其特征在于，包括编码信息缓存单元、校验位生成单元以及信息位与校验位选通单元；其中编码信息缓存单元用于接收编码信息；编码信息缓存单元与校验位生成单元的输入端连接，同时与信息位与校验位选通单元的第一输入端连接；校验位生成单元的输出端与信息位与校验位选通单元的第二输入端连接；信息位与校验位选通单元用于将编码信息与校验位生成单元的输出信息依次输出；所述校验位生成单元包括第一存储器、第二存储器、M+1个运算单元、控制单元及选通输出单元；所述第一存储器与M+1个运算单元均具有信号连接，第一存储器用于存储生成矩阵中的非特殊矩阵；所述第二存储器与M+1个运算单元均具有信号连接，第二存储器用于存储生成矩阵中的特殊矩阵；M+1个运算单元分别用于并行计算每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算单元还具有编码信息输出端；第一个运算单元的编码信息输入端与编码信息输出端连接，除第一个运算单元外的其余运算单元的编码信息输入端与前一个运算单元的编码信息输出端连接；所述编码信息输出端用于根据控制时钟逐位输出编码信息；所述选通输出单元用于控制第一运算单元、第二运算单元、…、第m+1运算单元依次输出其运算结果；所述控制单元用于根据控制时钟控制第一存储器或第二存储器向m+1个运算单元输出矩阵系数；其中，生成矩阵为G(0 0)、…、 G(0 k)、…、G(0n-1)、G(1 0)、…、G(1 k)、…、G(1 n-1)、…、G(m 0)、…、G(m k)、…、G(m n-1)均为256×256的小矩阵；为256×(n-1)位编码信息，s0、s1、…、sn-1均为256维列向量；M、m、n均为正整数，且m+1为在不同码率下实际参与运算工作的运算单元个数，m≤M；M为26，第一存储器用于存储所述生成矩阵中所有非特殊小矩阵的第一列元素以及用于存储所述生成矩阵中具有特殊列的特殊小矩阵的第一列元素与该特殊小矩阵中的特殊列后的第一列元素；第二存储器用于存储所述特殊小矩阵的第一列特殊列元素。