[发明专利]一种SoPC芯片自主重构软配置方法

摘要

一种SoPC芯片自主重构软配置方法，对SoPC芯片的自重构软配置电路技术进行研究，提出了一种SoPC芯片自主重构软配置方法，本发明方法充分利用配置接口可控性的特征，将处理器的GPIO接口与FPGA芯片的配置接口相连，构建物理数据通路和配置链路，通过控制GPIO接口的信号输出、采集和通过接口电平变化实现配置时序和配置数据，完成自重构操作。本发明方法与传统的重构配置方法相比无需在SoPC芯片添加FPGA专用的配置芯片即可实现系统的自主重构操作，有效的减小了SoPC芯片的体积，同时SoPC芯片内部用于控制实现自主重构操作的信号少，降低了设计复杂度。

主权项

一种SoPC芯片自主重构软配置方法，其特征在于包括如下步骤：(1)将SPARC V8处理器地址线Ai接到FLASH的地址线PAi‑1，i＝1,2,3,...,22，数据线Dj连接到FLASH的数据线DQg，j＝16,17,18,...,31，g＝0,1,2,...,15，写控制信号端连接到FLASH的WE端，复位控制信号端连接到FLASH的PRESET端，片选控制信号端连接到FLASH的CE端，读控制信号端连接到FLASH的OE端；(2)将SPARC V8处理器的GPIO‑PIO48引脚连接到FPGA的IO_D7引脚，GPIO‑PIO49引脚连接到FPGA的IO_D6引脚，GPIO‑PIO50引脚连接到FPGA的IO_D5引脚，GPIO‑PIO51引脚连接到FPGA的IO_D4引脚，GPIO‑PIO52引脚连接到FPGA的IO_D3引脚，GPIO‑PIO53引脚连接到FPGA的IO_D2引脚，GPIO‑PIO54引脚连接到FPGA的IO_D1引脚，GPIO‑PIO55引脚连接到FPGA的IO_D0引脚，GPIO‑PIO56引脚连接到FPGA的INIT引脚，GPIO‑PIO58引脚连接到FPGA的DONE引脚，GPIO‑PIO60引脚连接到FPGA的IO_DOUT_BUSY引脚，GPIO‑PIO62连接到FPGA的IO_WRITE引脚，GPIO‑PIO63引脚连接到FPGA的IO_CS引脚，GPIO‑PIO57引脚连接到FPGA的PROGRAM引脚，GPIO‑PIO61引脚连接到FPGA的GCLK引脚；(3)在ISE10.1开发环境任意生成.bit文件并送至FLASH中，对SPARCV8处理器、FLASH、FPGA进行上电，SPARC V8处理器从FLASH中读取.bit文件，按照.bit文件格式和Virtex芯片的配置格式生成配置信息数组；(4)设置SPARC V8处理器的GPIO‑PIO57引脚为输出，向GPIO‑PIO57引脚的数据寄存器中写入“1”，然后向SPARC V8处理器的GPIO‑PIO57引脚的数据寄存器中写入“0”，设置SPARC V8处理器的GPIO‑PIO56引脚为输入，监测FPGA的INIT引脚的电压变化；(5)如果INIT引脚由低电平变为高电平，则转入步骤(6)；如果FPGA的INIT引脚为高电平，则重复步骤(3)‑步骤(4)，直至FPGA的INIT引脚出现由低电平向高电平的跳变后转步骤(6)；(6)设置SPARC V8处理器GPIO‑PIO63引脚为输出，然后向SPARC V8处理器GPIO‑PIO63的数据寄存器写入“0”，一个时钟周期后设置SPARC V8处理器GPIO‑PIO62脚为输出，并向SPARC V8处理器GPIO‑PIO62的数据寄存器写入“0”；(7)设置SPARC V8处理器的GPIO‑PIO61引脚为输出，向SPARC V8处理器的GPIO‑PIO61的数据寄存器写入“1”，下一个时钟周期向SPARC V8处理器的GPIO‑PIO61的数据寄存器写入“0”，向SPARC V8处理器的GPIO‑PIO61的数据寄存器写入“1”和“0”交替进行，并同时执行步骤(8)‑步骤(9)；(8)设置SPARC V8处理器的GPIO‑PIO63引脚为输出，向SPARC V8处理器GPIO‑PIO63的数据寄存器写入“0”，设置SPARC V8处理器的GPIO‑PIO62脚为输出，并向SPARC V8处理器GPIO‑PIO62的数据寄存器写入“0”，设置SPARC V8处理器的GPIO‑PIO57引脚为输出，并向SPARC V8处理器的GPIO‑PIO57的数据寄存器写入“1”；(9)从配置信息数组中依次取出数据，在FPGA的GCLK信号为高电平时，以2进制的格式从高到低写入SPARC V8处理器的GPIO‑PIO48、GPIO‑PIO49、GPIO‑PIO50、GPIO‑PIO51、GPIO‑PIO52、GPIO‑PIO53、GPIO‑PIO54、GPIO‑PIO55，同时持续监控FPGA的IO_DOUT_BUSY引脚，如果IO_DOUT_BUSY引脚为高电平，则持续向GPIO‑PIO48、GPIO‑PIO49、GPIO‑PIO50、GPIO‑PIO51、GPIO‑PIO52、GPIO‑PIO53、GPIO‑PIO54、GPIO‑PIO55的数据寄存器中写入当前配置数据，直至IO_DOUT_BUSY信号输出为低电平，如果IO_DOUT_BUSY为低电平，则转入步骤(10)；(10)设置SPARC V8处理器GPIO‑PIO62引脚为输出，向SPARC V8处理器GPIO‑PIO62的数据寄存器写入“1”，然后设置SPARC V8处理器GPIO‑PIO63引脚为输出，向SPARC V8处理器GPIO‑PIO63的数据寄存器写入“1”；(11)配置SPARC V8处理器GPIO‑PIO58引脚为输入，持续检测FPGA的DONE控制信号的输出，如果DONE控制信号电平为高，则软配置电路完成，如果DONE控制信号电平不为高，则继续等待，直至DONE信号为高，当等待时间超出设定的阈值时，则重复执行(1)至(10)直至DONE信号为高。