[发明专利]基于低温多晶硅半导体薄膜晶体管的GOA电路

摘要

本发明提供一种基于低温多晶硅半导体薄膜晶体管的GOA电路，包括级联的多个GOA单元；第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、及一下拉维持电路部分(500)；所述下拉维持电路部分(500)采用高低电位反推设计，并设置依次降低的第一、第二、第三直流恒压低电位(VSS1、VSS2、VSS3)、及一直流恒压高电位(H)，能够解决低温多晶硅半导体薄膜晶体管的自身特性对GOA驱动电路的影响，尤其是漏电问题带来的GOA功能性不良；同时解决了目前基于低温多晶硅半导体薄膜晶体管的GOA电路中下拉维持电路部分在非作用期间第二节点电位不能处于较高的电位的问题，有效维持第一节点(Q(N))和输出端(G(N))的低电位。

主权项

一种基于低温多晶硅半导体薄膜晶体管的GOA电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)和一下拉维持电路部分(500)；所述上拉控制部分(100)包括第一晶体管(T1)，其栅极与源极均电性连接于该第N级GOA单元的上一级第N‑1级GOA单元的输出端(G(N‑1))，漏极电性连接于第一节点(Q(N))；所述上拉部分(200)包括第二晶体管(T2)，其栅极电性连接于第一节点(Q(N))，源极电性连接于第一时钟驱动信号(CKN)，漏极电性连接于输出端(G(N))；所述下拉维持电路部分(500)电性连接于所述第一节点(Q(N))、输出端(G(N))、一直流恒压高电位(H)、及第一、第二、与第三直流恒压低电位(VSS1、VSS2、VSS3)；所述下拉维持电路部分(500)采用高低电位反推设计，包括：第三晶体管(T3)，所述第三晶体管(T3)的栅极和源极均电性连接于直流恒压高电位(H)，漏极电性连接于第五晶体管(T5)的源极；第四晶体管(T4)，所述第四晶体管(T4)的栅极电性连接于第三晶体管(T3)的漏极，源极电性连接于直流恒压高电位(H)，漏极电性连接于第二节点(P(N))；第五晶体管(T5)，所述第五晶体管(T5)的栅极电性连接于第一节点(Q(N))，源极电性连接于第三晶体管(T3)的漏极，漏极电性连接于第一直流恒压低电位(VSS1)；第六晶体管(T6)，所述第六晶体管(T6)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二节点(P(N))，漏极电性连接于第八晶体管(T8)的源极；第八晶体管(T8)，所述第八晶体管(T8)的栅极电性连接于第一节点(Q(N))，源极电性连接于第六晶体管(T6)的漏极，漏极电性连接于第三直流恒压低电位(VSS3)；第十晶体管(T10)，所述第十晶体管(T10)的栅极电性连接于第二节点(P(N))，源极电性连接于直流恒压高电位(H)，漏极电性连接于第六晶体管(T6)的漏极；第十二晶体管(T12)，所述第十二晶体管(T12)的栅极电性连接于第二节点(P(N))，源极电性连接于第一节点(Q(N))，漏极电性连接于第二直流恒压低电位(VSS2)；第十三晶体管(T13)，所述第十三晶体管(T13)的栅极电性连接于第二节点(P(N))，源极电性连接于输出端(G(N))，漏极电性连接于第一直流恒压低电位(VSS1)；所述第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)提供正向高电位，用于控制第十二晶体管(T12)和第十三晶体管(T13)的打开；所述第八晶体管(T8)构成作用期间的负电位的反向自举，用于在作用期间向第二节点(P(N))提供更低电位；利用直流恒压高电位(H)在非作用期间向第二节点(P(N))提供适当的高电位，使得第一节点(Q(N))与输出端(G(N))维持低电位；所述第一下拉部分(400)电性连接于所述第一节点(Q(N))、第二时钟驱动信号(XCKN)及第二直流恒压低电位(VSS2)，所述第一下拉部分(400)依据第二时钟驱动信号(XCKN)下拉所述第一节点(Q(N))的电位至所述第二直流恒压低电位(VSS2)；所述第一下拉部分(400)包括一第十四晶体管(T14)，所述第十四晶体管(T14)的栅极电性连接于第二时钟驱动信号(XCKN)，源极电性连接于第一节点(Q(N))，漏极电性连接于第二直流恒压低电位(VSS2)；所述第三直流恒压低电位(VSS3)<第二直流恒压低电位(VSS2)<第一直流恒压低电位(VSS1)。