[发明专利]一种基于FPGA专用逻辑资源的TDC实现方法及其装置在审
| 申请号： | 201410492580.0 | 申请日： | 2014-09-24 |
| 公开（公告）号： | CN104298150A | 公开（公告）日： | 2015-01-21 |
| 发明（设计）人： | 王毅;孙德晖 | 申请（专利权）人： | 江苏赛诺格兰医疗科技有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 扬州市锦江专利事务所 32106 | 代理人： | 江平 |
| 地址： | 225200 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 一种基于FPGA专用逻辑资源的TDC实现方法及其装置，涉及高能物理学研究、核医学成像、遥感成像、激光或超声波测距等技术领域，具体涉及物理信号事件发生时刻测量的实现方法。输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元；负逻辑信号输入到，I/O延迟用基本逻辑单元，在I/O延迟自动校准用基本逻辑单元控制下，转化的信号经第二比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元，形成时间戳。本发明可以极大地提高在FPGA中实现TDC的设计效率。 | ||
| 搜索关键词： | 一种 基于 fpga 专用 逻辑 资源 tdc 实现 方法 及其 装置 | ||
【主权项】：
一种基于FPGA专用逻辑资源的TDC实现方法，其特征在于：输入的信号经过FPGA的逻辑单元转化为正负两种逻辑信号，其中正逻辑信号直接由第一比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元；负逻辑信号输入到，I/O延迟用基本逻辑单元，在I/O延迟自动校准用基本逻辑单元控制下，转化的信号经第二比特位串并转换用基本逻辑单元输入到后续处理基本逻辑单元，形成时间戳。
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