[发明专利]分压电路及其控制方法

摘要

一种分压电路及其控制方法，所述分压电路具有输入端和输出端，包括：第一分压支路、第二分压支路、第三分压支路、第四分压支路、第一NMOS管和第二NMOS管。第一分压支路、第二分压支路和第一NMOS管可以构成第一分压通路，第三分压支路和第四分压支路可以构成第二分压通路。第一NMOS管和第二NMOS管均导通时，第一分压通路和第二分压通路均对分压电路输入端的电压进行分压处理，响应速度快。第一NMOS管和第二NMOS管均截止时，仅第二分压通路对分压电路输入端的电压进行分压处理，明显降低了分压电路的功耗。本发明提供的分压电路可以既提高分压处理的响应速度又可以降低功耗。

主权项

一种分压电路，具有输入端和输出端，其特征在于，包括：第一分压支路、第二分压支路、第三分压支路、第四分压支路、第一NMOS管和第二NMOS管；所述第一分压支路包括：M个第一PMOS管，M≥1；M=1时，所述第一PMOS管的源极连接所述输入端，所述第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；M＞1时，第1个第一PMOS管的源极连接所述输入端，第m个第一PMOS管的栅极连接漏极和第m+1个第一PMOS管的源极，1≤m＜M，第M个第一PMOS管的栅极连接漏极和所述第二NMOS管的源极；所述第二分压支路包括：N个第二PMOS管，N≥1；N=1时，所述第二PMOS管的源极连接所述第二NMOS管的源极，所述第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；N＞1时，第1个第二PMOS管的源极连接所述第二NMOS管的源极，第n个第二PMOS管的栅极连接漏极和第n+1个第二PMOS管的源极，1≤n＜N，第N个第二PMOS管的栅极连接漏极和所述第一NMOS管的漏极；所述第三分压支路包括：M个第一PMOS组，每个第一PMOS组包括X个第三PMOS管，X≥2；M=1时，第1个第三PMOS管的源极连接所述输入端，位于第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，1≤j＜X，第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；M＞1时，位于第1个第一PMOS组的第1个第三PMOS管的源极连接所述输入端，位于同一个第一PMOS组的全部第三PMOS管的栅极均连接第X个第三PMOS管的漏极，位于同一个第一PMOS组的第j个第三PMOS管的漏极连接第j+1个第三PMOS管的源极，位于第k个第一PMOS组的第X个第三PMOS管的漏极连接位于第k+1个第一PMOS组的第1个第三PMOS管的源极，1≤k＜M，位于所述第M个第一PMOS组的第X个第三PMOS管的漏极连接所述第二NMOS管的漏极和输出端；所述第四分压支路包括：N个第二PMOS组，每个第二PMOS组包括X个第四PMOS管；N=1时，第1个第四PMOS管的源极连接所述输出端，位于第二PMOS组的全部第三PMOS管的栅极均连接第X个第四PMOS管的漏极，第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，第X个第四PMOS管的漏极连接地；N＞1时，位于第1个第二PMOS组的第1个第四PMOS管的源极连接所述输出端，位于同一个第二PMOS组的全部第四PMOS管的栅极均连接第X个第四PMOS管的漏极，位于同一个第二PMOS组的第j个第四PMOS管的漏极连接第j+1个第四PMOS管的源极，位于第k个第二PMOS组的第X个第四PMOS管的漏极连接位于第k+1个第二PMOS组的第1个第四PMOS管的源极，位于所述第N个第二PMOS组的第X个第四PMOS管的漏极连接地；所述第一NMOS管的源极连接地。