[发明专利]RSA算法加速处理器、方法、系统以及指令在审
| 申请号： | 201380081286.4 | 申请日： | 2013-12-28 |
| 公开（公告）号： | CN105814536A | 公开（公告）日： | 2016-07-27 |
| 发明（设计）人： | Y·陆;X·孙;N·S·乔 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/544 | 分类号： | G06F7/544 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘瑜;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 处理器包括对指令译码的译码单元。所述指令包含具有第一64位值的第一64位源操作数，指示具有第二64位值的第二64位源操作数，指示具有第三64位值的第三64位源操作数，以及指示具有第四64位值的第四64位源操作数。执行单元与译码单元耦合。执行单元响应于指令而可操作以存储结果。所述结果包含第一64位值乘以第二64位值加上第三64位值加上第四64位值。执行单元可以将结果的64位最低有效半数存储在由指令指示的第一64位目的地操作数中，并且将结果的64位最高有效半数存储在由指令指示的第二64位目的地操作数中。 | ||
| 搜索关键词： | rsa 算法 加速 处理器 方法 系统 以及 指令 | ||
【主权项】：
一种处理器，包括：译码单元，其对指令译码，所述指令指示具有第一64位值的第一64位源操作数，指示具有第二64位值的第二64位源操作数，指示具有第三64位值的第三64位源操作数，以及指示具有第四64位值的第四64位源操作数；以及执行单元，其与所述译码单元耦合，所述执行单元响应于所述指令而可操作来存储包含所述第一64位值与所述第二64位值相乘加上所述第三64位值加上所述第四64位值的结果，其中所述执行单元将所述结果的64位最低有效半数存储在由所述指令指示的第一64位目的地操作数中，并且将所述结果的64位最高有效半数存储在由所述指令指示的第二64位目的地操作数中。
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