[实用新型]一种动态单元匹配逻辑电路有效
| 申请号： | 201320356481.0 | 申请日： | 2013-06-20 |
| 公开（公告）号： | CN203289398U | 公开（公告）日： | 2013-11-13 |
| 发明（设计）人： | 邹睿;王润博;颜文彬 | 申请（专利权）人： | 上海工程技术大学 |
| 主分类号： | H03K19/00 | 分类号： | H03K19/00;H03M1/12 |
| 代理公司： | 上海海颂知识产权代理事务所(普通合伙) 31258 | 代理人： | 何葆芳 |
| 地址： | 201620 *** | 国省代码： | 上海;31 |
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| 摘要： | 本实用新型公开了一种动态单元匹配逻辑电路，其包括加法器、D触发器、译码器A、译码器B和输出逻辑电路；所述加法器的一路输出与D触发器电连接，其另一路输出与译码器A电连接；所述D触发器的一路输出与加法器电连接，其另一路输出与译码器B电连接；所述译码器A和译码器B的输出端均与输出逻辑电路的输入端相连接。本实用新型提供的动态单元匹配逻辑电路具有电路结构简单、总体延迟时间短、工作速度快、芯片面积小、功耗低等优点，可适用于高精度多位量化的高采样率开关电容Sigma-Delta模数转换器，具有实用价值。 | ||
| 搜索关键词： | 一种 动态 单元 匹配 逻辑电路 | ||
【主权项】：
一种动态单元匹配逻辑电路，其特征在于：包括加法器、D触发器、译码器A、译码器B和输出逻辑电路；所述加法器的一路输出与D触发器电连接，其另一路输出与译码器A电连接；所述D触发器的一路输出与加法器电连接，其另一路输出与译码器B电连接；所述译码器A和译码器B的输出端均与输出逻辑电路的输入端相连接。
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