[发明专利]基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件

摘要

本发明公开了基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于N型顶层硅厚度即N型沟道区，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。

主权项

基于SOI工艺的背栅漏半浮前栅P‑MOSFET射频开关零损耗器件，其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、N型沟道区（12）和深沟槽隔离区（4‑1、4‑2），埋氧化层（2）覆盖在P型半导体衬底（1）上，N型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4‑1、4‑2）设置在埋氧化层（2）上且环绕N型沟道区（12）、P型源区（3）和P型漏区（11）的四周；在紧靠N型沟道区（12）的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区（3），结深较深；另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区（11），该漏区结深小于N型沟道区（12）或者深沟槽隔离区（4‑1、4‑2）的厚度；一薄层横向氧化层作为栅氧化层（9）设置在N型沟道区（12）上，覆盖P型源区（3）顶部的局部、N型沟道区（12）的顶部全部、P型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；    在深沟槽隔离区（4‑1）顶部全部、P型源区（3）顶部一部分覆盖第一场氧化层（5‑1）；在P型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5‑2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、P型漏区（11）顶部一部分覆盖第三场氧化层（5‑3）；在P型漏区（11）顶部一部分、深沟槽隔离区（4‑2）顶部全部覆盖第四场氧化层（5‑4）；P型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5‑1）的顶部、部分第二场氧化层（5‑2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5‑2）的顶部、部分第三场氧化层（5‑3）的顶部；P型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5‑3）的顶部、部分第四场氧化层（5‑4）的顶部。