[发明专利]用于嵌入式系统的指令存储装置

摘要

本发明提供一种用于嵌入式系统的指令存储装置，包括CPU处理单元、用于存储指令信息的指令存储器和存放有若干个指令段的高速缓存单元；所述高速缓存单元包括地址路径模块、数据路径模块、控制逻辑模块、随机存储器和状态寄存器；所述指令段由指令地址位、指令状态位和指令信息位组成；随机存储器包括指令信息存储区、指令地址存储区，所述指令信息存储区用于集中存放所述若干个指令段中各自的指令信息，所述指令地址存储区用于集中存放所述若干个指令段中各自的指令地址信息。本发明可以方便的清除指令段，且在CPU对指令存储器执行编程操作后，可以支持仅清除掉高速缓存器中该编程地址对应的指令段，大大缩短了原有技术在遇到CPU对指令存储器执行编程操作时需要flush cache的时间。

主权项

一种用于嵌入式系统的指令存储装置，包括CPU处理单元（1）、用于存储指令信息的指令存储器（2）和存放有若干个指令段的高速缓存单元（3）；其特征在于：所述高速缓存单元（3）包括地址路径模块（4）、数据路径模块（5）、控制逻辑模块（6）、随机存储器（8）和状态寄存器（7）；所述地址路径模块（4）位于CPU处理单元（1）和指令存储器（2）之间，用于将来自CPU处理单元（1）的读/编程地址信息传输到指令存储器（2）；所述数据路径模块（5）位于CPU处理单元（1）和指令存储器（2）之间，用于响应CPU处理单元（1）的读请求将位于指令存储器（2）内的指令信息传输给CPU处理单元（1），或者，响应CPU处理单元（1）发出的指令编程操作，改变指令存储器（2）内的指令内容；所述控制逻辑模块（6）根据来自CPU处理单元（1）的读/编程控制信号和来自指令存储器（2）的响应信号，控制地址路径模块（4）和数据路径模块（5）；所述指令段由指令地址位、指令状态位和指令信息位组成，所述指令信息位用于存储来自指令存储器（2）的指令信息，所述指令地址位用于存储指令信息位中指令信息在指令存储器（2）中对应的指令地址信息，所述指令状态位用于标识所述指令段中指令信息是否有效，所述状态寄存器（7）用于集中存放若干个指令段中各自的有效状态信息；所述随机存储器（8）包括指令信息存储区（81）、指令地址存储区（82），所述指令信息存储区（81）用于集中存放所述若干个指令段中各自的指令信息，所述指令地址存储区（82）用于集中存放所述若干个指令段中各自的指令地址信息；当CPU处理单元（1）向所述指令存储器（2）进行指令编程操作时，如果指令地址存储区（82）内指令地址信息与所述指令编程的地址匹配，则状态寄存器（7）中相应的指令状态位置“0”即无效；当CPU处理单元（1）向所述指令存储器（2）读指令信息时，待读指令地址与随机存储器（8）中指令地址存储区（82）进行比较，如果待读指令地址与其中一个地址匹配且该指令地址对应状态寄存器（7）的指令状态位有效时，指令段匹配成功，由指令信息存储区（81）输出数据通过数据路径模块（5）传输给CPU处理单元（1），同时控制逻辑会生成对应的总线应答信号输出给处理器；否则，指令段匹配失败，所述指令读操作被bypass到指令存储器（2），由指令存储器（2）输出数据通过数据路径模块（5）传输给CPU处理单元（1），同时，读出的指令信息会根据其地址填充到所述指令信息存储区（81）相应位置，指令地址存储区（82）存放读出的指令信息在指令存储器（2）的地址信息，且状态寄存器（7）中相应的指令状态位置“1”即有效；在 CPU 执行指令编程操作时，在地址匹配时需要将状态置” 0 ”无效，并且，需要 CPU 处理单元在执行指令编程操作时，控制逻辑、数据路径模块和地址路径模块会直接将总线控制信号、写数据和地址总线旁路到指令存储器，实现对指令存储器的指令编程操作；在执行编程操作的同时，写地址会被记录在写访问记录寄存器中，该寄存器的状态位同时置位；可以查询该寄存器，如果需要清除该写地址对应的 cache 中的数据项，只需要向状态位写“1”即可以实现该写地址对应的缓存线的清除。