[发明专利]集成电路结构的形成方法

摘要

本发明提供一种集成电路结构的形成方法，该方法包括下列步骤提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一导电材料填入该沟槽，其中第一导电材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一导电材料的第一上表面，直到露出图案化元件的上表面；沉积第二导电材料，其中第二导电材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二导电材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。

主权项

一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成多个图案化元件于该半导体基底上，其中所述多个图案化元件之间具有沟槽，且所述多个图案化元件为一金属间介电层，其中该集成电路结构包括一图案密集区与一图案疏离区，所述多个图案化元件于该图案密集区的图案密度大于该图案疏离区；毯覆性形成一扩散阻障层于该沟槽中；以第一导电材料填入该沟槽，其中该第一导电材料具有第一上表面，其高于所述多个图案化元件的上表面；于第一导电材料填入该沟槽后，立即进行第一平坦化以降低该第一导电材料的第一上表面，直到露出所述多个图案化元件的上表面，其中该第一平坦化包括一过度平坦化，以露出形成在第一导电材料中的空洞，其中该扩散阻障层在第一平坦化中作为平坦化停止层；沉积第二导电材料，填满所述第一平坦化造成的碟化区域以及填满在第一导电材料中的所述空洞，其中所述空洞的深度大于所述碟化区域的深度，其中该第二导电材料具有第二上表面，其高于所述多个图案化元件的上表面，其中该第一导电材料的第一上表面高于该第二导电材料的第二上表面，其中该第二导电材料的一部分覆盖所述金属间介电层的一部分，且该第二导电材料的该部分包括一底表面，该底表面与该金属间介电层的上表面接触；以及进行第二平坦化以降低该第二导电材料的第二上表面，直到露出所述多个图案化元件的上表面。