[发明专利]基于DARC掩膜结构的双重图形成型方法有效
申请号: | 201310360384.3 | 申请日: | 2013-08-16 |
公开(公告)号: | CN103441068A | 公开(公告)日: | 2013-12-11 |
发明(设计)人: | 黄君;毛智彪;崇二敏;黄海;张瑜 | 申请(专利权)人: | 上海华力微电子有限公司 |
主分类号: | H01L21/283 | 分类号: | H01L21/283;H01L21/308;H01L21/335 |
代理公司: | 上海申新律师事务所 31272 | 代理人: | 竺路玲 |
地址: | 201210 上海市浦*** | 国省代码: | 上海;31 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明涉及微电子技术领域,尤其涉及一种基于DARC掩膜结构的双重图形成型方法,通过在双重图形成型工艺的两次刻蚀工艺中均采用先进图膜作为刻蚀工艺的掩膜,以将光阻中的图形转移至栅极多晶硅上,进而大大改善两次刻蚀工艺之间关键尺寸的差异,以提高关键尺寸均匀度,同时该APF还代替了传统的氧化硅硬质掩膜、基于旋涂的底层结构ODL和中间层结构SHB,在节省工艺成本的同时,使得较为成熟的40nm及其以上技术节点采用的APF作为掩膜的工艺流程延续到28/20nm及其以下的技术节点上,进而提高了28/20nm及其以下技术节点栅极制作工艺的成熟度和稳定度。 | ||
搜索关键词: | 基于 darc 膜结构 双重 图形 成型 方法 | ||
【主权项】:
一种基于DARC掩膜结构的双重图形成型方法,应用于栅极线尾切割工艺中,其特征在于,包括以下步骤:于一具有栅极层结构的半导体衬底上依次沉积先进图膜层和介质抗反射层;采用刻蚀工艺刻蚀部分所述介质抗反射层,形成硬质掩膜结构,且所述先进图膜层的上表面均被剩余的介质抗反射层覆盖;以所述硬质掩膜结构为掩膜,刻蚀所述剩余的介质抗反射层和所述先进图膜层至所述栅极层结构的表面,形成先进图膜掩膜;以所述先进图膜掩膜为掩膜刻蚀所述栅极层结构至所述半导体衬底的表面,形成栅极结构;其中,所述刻蚀工艺包含有栅极线尾刻蚀工艺。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于上海华力微电子有限公司,未经上海华力微电子有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201310360384.3/,转载请声明来源钻瓜专利网。
- 上一篇:一种全新集成电路封装工艺
- 下一篇:集成气体放电管及其制备方法
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造