[发明专利]一种嵌入式计算机系统内存数据校验电路及方法

摘要

本发明公开了一种嵌入式计算机系统内存数据校验电路，中央处理器的总线地址线分别与第一静态随机存储器和第二静态随机存储器连接；中央处理器的总线数据线与第一静态随机存储器和可编程逻辑器连接，并经过可编程逻辑器后与第二静态随机存储器连接，通过总线数据线向第一静态随机存储器和第二静态随机存储器写入数据；中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚分别与第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，可编程逻辑器根据片选CS脚、读出使能OE脚和写入使能WE脚的输出状态，采集第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。

主权项

一种嵌入式计算机系统内存数据校验电路，其特征在于，包括：中央处理器、第一静态随机存储器、第二静态随机存储器和可编程逻辑器；其中：所述中央处理器的总线地址线分别与所述第一静态随机存储器和第二静态随机存储器连接；所述中央处理器的总线数据线与所述第一静态随机存储器和可编程逻辑器连接，并经过所述可编程逻辑器后与所述第二静态随机存储器连接，通过总线数据线向所述第一静态随机存储器和第二静态随机存储器写入数据；所述中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚分别与所述第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，所述可编程逻辑器根据所述片选CS脚信号、读出使能OE脚信号和写入使能WE脚信号的输出状态，采集所述第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。