[发明专利]半导体电路设计支援装置及方法、计算机可读记录介质有效
| 申请号： | 201310010218.0 | 申请日： | 2013-01-11 |
| 公开（公告）号： | CN103207885A | 公开（公告）日： | 2013-07-17 |
| 发明（设计）人： | 西本正辉 | 申请（专利权）人： | 卡西欧计算机株式会社 |
| 主分类号： | G06F17/30 | 分类号： | G06F17/30 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 夏斌;陈萍 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 半导体电路设计支援装置及方法、计算机可读记录介质。该半导体电路设计支援装置具备：读入RTL描述的电路数据的单元；将上述RTL描述的电路数据进行逻辑扩展，并提取运算器的单元；从所提取的上述运算器中、将不跨越存储元件的多个运算器聚类化为一个运算器的单元；读入与上述RTL描述的电路数据相对的时序限制的单元；在上述时序限制中包含时序例外的情况下，对上述RTL描述的电路数据的该例外路径进行追踪的单元；根据上述电路数据的路径的追踪，判别被聚类化为上述一个运算器的运算器输入是否被设定为时序例外的单元；以及从被聚类化为上述一个运算器的运算器中，分离设定有上述时序例外的运算器的单元。 | ||
| 搜索关键词： | 半导体 电路设计 支援 装置 方法 计算机 可读 记录 介质 | ||
【主权项】：
一种半导体电路设计支援装置，其特征在于，具备：读入RTL描述的电路数据的单元；将上述RTL描述的电路数据进行逻辑扩展，并提取运算器的单元；从所提取的上述运算器中、将不跨越存储元件的多个运算器聚类化为一个运算器的单元；读入与上述RTL描述的电路数据相对的时序限制的单元；在上述时序限制中包含时序例外的情况下，对上述RTL描述的电路数据的该例外路径进行追踪的单元；根据上述电路数据的路径的追踪，判别被聚类化为上述一个运算器的运算器输入是否被设定为时序例外的单元；以及从被聚类化为上述一个运算器的运算器中，分离设定有上述时序例外的运算器的单元。
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