[发明专利]用于测试嵌入式存储器的存储器硬宏分区优化有效
| 申请号： | 201280054443.8 | 申请日： | 2012-09-18 |
| 公开（公告）号： | CN103917879A | 公开（公告）日： | 2014-07-09 |
| 发明（设计）人： | Y·佐里安;K·达宾延;G·托杰延 | 申请（专利权）人： | 美商新思科技有限公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;陈颖 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种被设计用于支持多种用于测试的设计(DFT)技术的存储器硬宏，具有与DFT技术和共享逻辑器件或者部件的存储器实例的功能操作关联的信号路径。该存储器硬宏包括形成功能存储器数据路径的功能输入端口和功能输出端口，该功能数据路径包括来自存储器实例的输入锁存器。该存储器硬宏还包括形成扫描数据路径的扫描输入端口和扫描输出端口，该扫描数据路径包括来自数据缓冲器电路阵列的输入锁存器和来自感测放大器阵列的输出锁存器。该存储器硬宏还包括形成BIST数据路径的BIST输入端口和BIST输出端口，该BIST数据路径包括来自数据缓冲器电路阵列的至少一个输入锁存器和来自感测放大器阵列的至少一个输出锁存器。 | ||
| 搜索关键词： | 用于 测试 嵌入式 存储器 分区 优化 | ||
【主权项】：
一种存储器硬宏，包括：功能输入端口、功能输出端口和从所述功能输入端口到所述功能输出端口的功能存储器数据路径，所述功能存储器数据路径按照从所述功能输入端口到所述功能输出端口的以下顺序包括：数据缓冲器电路阵列，包括来自存储器实例的输入锁存器，存储器单元阵列，以及感测放大器阵列，包括来自所述存储器实例的输出锁存器；扫描输入端口、扫描输出端口和从所述扫描输入端口到所述扫描输出端口的扫描数据路径，所述扫描数据路径按照从所述扫描输入端口到所述扫描输出端口的以下顺序包括：扫描触发器阵列，所述扫描触发器包括来自所述数据缓冲器电路阵列的输入锁存器；以及来自所述感测放大器阵列的输出锁存器；其中所述扫描数据路径旁路所述存储器单元阵列；以及BIST输入端口、BIST输出端口和从所述BIST输入端口到所述BIST输出端口的BIST数据路径，所述BIST数据路径按照从所述BIST输入端口到所述BIST输出端口的以下顺序包括：来自所述数据缓冲器电路阵列的至少一个输入锁存器；所述存储器单元阵列；以及来自所述感测放大器阵列的至少一个输出锁存器。
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