[实用新型]一种用于高速通信的数据完整性检测装置

摘要

本实用新型公开一种用于高速通信的数据完整性检测装置，包括存储控制器，所述存储控制器连接有三个完全相同的SSRAM存储器，存储控制器每次向三个SSRAM存储器的相同地址发出相同的指令，并在回读时同时向三个SSRAM存储器发出相同的地址和指令。本实用新型在高速数据缓冲场合能够适用于任何大小的数据操作且数据不需要分包操作，而且未添加任何校验信息，百分之百有效数据读写；且不仅可以纠正数据传输时的实时错误，而且有存储器自检功能。此外，由于本装置不使用类似CRC码之类的额外增加数据量的方法，因此数据读写不会额外消耗时间。本装置不利用空闲时间写特定码检测存储器自检，不会造成自检和正常操作的总线冲突，没有判断和等待时间。

主权项

一种用于高速通信的数据完整性检测装置，包括存储控制器（1），其特征在于，所述存储控制器（1）连接有三个完全相同的SSRAM存储器（2），写数据时，存储控制器（1）每次向三个SSRAM存储器（2）的相同地址发出相同指令，读数据时，存储控制器（1）同时向三个SSRAM存储器（2）的相同地址发送相同的指令。