[实用新型]一种用于配置SPI总线芯片的接口电路

摘要

本实用新型属于工业总线通信技术，涉及一种用于配置SPI总线芯片的接口电路。其特征在于，它由UART波特率设置外围电路(24)、协议配置电路(9)、复位按钮(6)、数码显示器(7)、晶振(8)、RS232/485/422收发器(10)、第一跳帽开关(11)、第二跳帽开关(12)、第三跳帽开关(25)、第四跳帽开关(26)和单端或差分电平转换器(13)组成。本实用新型提出了一种UART波特率可调的用于配置SPI总线芯片的接口电路，解决了目前待通信芯片所在电路板上的CPU与高波特率计算机产品UART通信的难题。

主权项

一种用于配置SPI总线芯片的接口电路，其特征在于，它由UART波特率设置外围电路(24)、协议配置电路(9)、复位按钮(6)、数码显示器(7)、晶振(8)、RS232/485/422收发器(10)、第一跳帽开关(11)、第二跳帽开关(12)、第三跳帽开关(25)、第四跳帽开关(26)和单端或差分电平转换器(13)组成；UART波特率设置外围电路(24)由直流稳压源(1)、第一可调电位器(2)、第二可调电位器(3)、第一16位A/D转换器(4)和第二16位A/D转换器(5)组成；直流稳压源(1)的负端接地，直流稳压源(1)的正端分别与第一可调电位器(2)和第二可调电位器(3)的一个固定端连接，第一可调电位器(2)的滑动端与第一16位A/D转换器(4)的信号输入端连接，第二可调电位器(3)的滑动端与第二16位A/D转换器(5)的信号输入端连接，第一可调电位器(2)和第二可调电位器(3)的另一个固定端接地；协议配置电路(9)由译码器(14)、乘法器(15)、分频器(16)、采样电路(17)、第一计数器(18)、比较器(19)、存储器(20)、第二计数器(21)、输入输出缓冲器(22)和寄存器(23)组成；第一16位A/D转换器(4)的信号输出端与协议配置电路(9)中译码器(14)的第一数据输入端(14a)连接，第二16位A/D转换器(5)的信号输出端与协议配置电路(9)中译码器(14)的第二数据输入端(14b)连接；译码器(14)的第三数据输入端(14e)与第三跳帽开关(25)的输出端相连，译码器(14)的第四数据输入端(14f)与第四跳帽开关(26)的输出端相连，译码器(14)的第一数据输出端(14c)与数码显示器(7)的输入端相连，译码器(14)的第二数据输出端(14d)与乘法器(15)的被乘数输入端(15b)相连，乘法器(15)的乘数输入端(15a)与寄存器(23)的数据输出端相连，乘法器的复位端(15c)与常开复位按钮(6)的一端相连，乘法器(15)的输出端(15d)与分频器(16)的第一数据输入端(16b)相连，分频器(16)的时钟输入端(16a)连接到晶振(8)的时钟输出端上，分频器(16)的第一时钟输出端(16c)分别与采样电路(17)的时钟输入端(17a)和第一计数器(18)的时钟输入端(18a)相连，采样电路(17)的数据输入端(17b)与RS232/485/422收发器(10)的数据输出端相连，采样电路(17)的数据输出端(17c)与第一计数器(18)的数据输入端(18b)相连，第一计数器(18)的数据输出端(18c)与比较器(19)的数据输入端(19a)相连，比较器(19)的第一复位端(19b)与第一跳帽开关(11)的输出端相连，比较器(19)的第二复位端(19c)与第二跳帽开关(12)的输出端相连，比较器(19)的数据输出端(19d)与存储器(20)的数据输入端(20a)相连，存储器的(20)的第一数据数据输出端(20b)与分频器(16)的第二数据输入端(16d)相连，存储器的(20)的第二数据数据输出端(20c)与第二计数器(21)的数据输入端(21a)相连，分频器(16)的第二时钟输出端(16e)分别与第二计数器(21)的时钟输入端(21b)和输入输出缓冲器(22)的时钟输入端(22a)相连，输入输出缓冲器(22)的数据输入端(22b)同第二计数器(21)的数据输出端(21c)相连，输入输出缓冲器(22)的数据输出端(22c)同单端或差分电平转换器(13)的数据输入端相连。