[发明专利]一种伪差分式存储阵列无效
| 申请号： | 201210109509.0 | 申请日： | 2012-04-13 |
| 公开（公告）号： | CN102637449A | 公开（公告）日： | 2012-08-15 |
| 发明（设计）人： | 刘新宇;陈建武;吴旦昱;周磊;武锦;金智 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G11C7/12 | 分类号： | G11C7/12 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 周国城 |
| 地址： | 100083 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种伪差分式存储阵列，包括存储单元阵列、逻辑感应单元和列复用单元，其中存储单元阵列由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元与逻辑感应单元相连接。逻辑感应单元通过在位线上串联共源共栅晶体管和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。本发明的优点在于减少存储器的存取时间，提高存储器的共模噪声抑制能力。 | ||
| 搜索关键词： | 一种 分式 存储 阵列 | ||
【主权项】：
一种伪差分式存储阵列，其特征在于，包括逻辑感应单元(20)、存储单元阵列(10)和列复用单元(30)，其中存储单元阵列(10)由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元(30)与逻辑感应单元(20)相连接。
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