[发明专利]基于FPGA内部的一种模拟并行接口电路及其实现方法有效
| 申请号： | 201110452701.5 | 申请日： | 2011-12-29 |
| 公开（公告）号： | CN102594331A | 公开（公告）日： | 2012-07-18 |
| 发明（设计）人： | 张杭;严结实;刘吕娜 | 申请（专利权）人： | 中国西电电气股份有限公司 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 徐文权 |
| 地址： | 710075*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提供了一种基于FPGA内部的一种模拟并行接口电路及其实现方法，包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，CPU产生的读、写信号、在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读、写信号以及读、写选通信号，UFM地址、数据产生模块根据读、写选通信号生成地址总线或地址总线和数据总线，其中，写信号的地址总线和数据总线上对应的内容被保存在UFM模块内，读信号的地址总线上的内容在读信号有效的情况下被锁存在数据锁存模块内。通过本发明接口电路，外部CPU可以直接访问UFM，实现随时存取数据的目的。 | ||
| 搜索关键词： | 基于 fpga 内部 一种 模拟 并行 接口 电路 及其 实现 方法 | ||
【主权项】：
一种基于FPGA内部的一种模拟并行接口电路，其特征在于：包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，CPU产生的读信号tnRD或写信号tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读信号nRD或写信号nWR以及读选通信号RD_STB或写选通信号WR_STB，UFM地址、数据产生模块根据读选通信号或写选通信号对读信号的地址信号或写信号的地址信号和数据信号进行锁存并生成地址总线ADD或地址总线ADD和数据总线DAT，其中，写信号的地址总线和数据总线上对应的内容被保存在UFM模块内，读信号的地址总线上的内容在读信号有效的情况下被锁存在数据锁存模块内。
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