[发明专利]信号控制设备和信号控制方法无效
| 申请号： | 201110094410.3 | 申请日： | 2011-04-15 |
| 公开（公告）号： | CN102236623A | 公开（公告）日： | 2011-11-09 |
| 发明（设计）人： | 田中慎治郎 | 申请（专利权）人： | 索尼公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 黄小临 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种信号控制设备包括：双端口RAM，由分别连接到两个端口的第一和第二CPU以预定操作时刻从其读数据信号和向其写数据信号；地址冲突检测单元，其检测第一CPU和第二CPU分别从该双端口RAM读数据信号和向该双端口RAM写数据信号的地址之间的冲突；第一存储单元，其存储第一CPU读取的数据信号；第二存储单元，其在检测到各地址之间的冲突时，存储从第二CPU向该双端口RAM写数据信号的地址所读取的数据信号；以及切换单元，其将输出数据信号的读取源切换到第一CPU连接到的端口，并且将读取的数据信号输出到进入可读状态的第一CPU。 | ||
| 搜索关键词： | 信号 控制 设备 方法 | ||
【主权项】：
一种信号控制设备，包括：双端口RAM，由分别连接到两个端口的第一和第二CPU以预定操作时刻从其读数据信号和向其写数据信号；地址冲突检测单元，其检测第一CPU从该双端口RAM读数据信号的地址与第二CPU向该双端口RAM写数据信号的地址之间的冲突；第一存储单元，其存储第一CPU从该双端口RAM读取的数据信号；第二存储单元，其在检测到各地址之间的冲突并且第一CPU不处于可读状态时，存储从第二CPU向该双端口RAM写数据信号的地址所读取的数据信号，而不管第二CPU是否处于可写状态；以及切换单元，其通过当未检测到各地址之间的冲突并且第一CPU处于可读状态时，从第一存储单元读取数据信号，当检测到各地址之间的冲突并且第一CPU不处于可读状态时，无论第二CPU是否处于可写状态，从第一存储单元读取数据信号，以及当检测到各地址之间的冲突、第一CPU不处于可读状态并且第二CPU处于可写状态时，从第二存储器单元读取数据信号，来将输出数据信号的读取源切换到第一CPU连接到的端口，并且该切换单元将读取的数据信号输出到进入可读状态的第一CPU。
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