[发明专利]一种适用于ECC的双域统一算术运算电路

摘要

本发明提出了一种适用于ECC的双域统一算术运算电路，该电路支持素数域和二元域上的Montgomery乘法和除法，而且不依赖于特殊的有限域参数，灵活通用，适合各种ECC应用以及其他应用；工作频率高，性能高，适用于高速应用；具有规整的结构，便于半定制的电路设计，半定制设计可以取得比标准单元设计更好的效果。

主权项

一种适用于ECC的双域统一算术运算电路，其特征在于，所述算数运算电路具有规则的阵列结构，由四个处理单元依次连接组成，自右至左分别为第0处理单元、第1处理单元、第2处理单元及第3处理单元；每个处理单元处理两位数据，全部八位数据按照从低位到高位的顺序自右至左依次排列；每个处理单元具有相同的内部电路，第0处理单元比其他处理单元增加了用于产生控制信号的电路；所述第0处理单元的输入包括：乘法或除法的第一个操作数的第0位和第1位，除法的第二个操作数的第0位和第1位，乘法的第二个操作数，以及对于素数域GF(p)而言，表示p的第0位和第1位；或者对于二元域GF(2n)而言，表示域生成多项式p(t)的第0位和第1位；所述第0处理单元的输出包括：乘法运算结果的第0位和第1位，除法运算结果的第0位和第1位，以及表示计算是否完成的指示信号(DONE)；所述第1处理单元的输入包括：乘法或除法的第一个操作数的第2位和第3位，除法的第二个操作数的第2位和第3位，以及对于素数域GF(p)而言，表示p的第2位和第3位；或者对于二元域GF(2n)而言，表示域生成多项式p(t)的第2位和第3位；所述第1处理单元的输出包括：乘法运算结果的第2位和第3位，除法运算结果的第2位和第3位；所述第2处理单元的输入包括：乘法或除法的第一个操作数的第4位和第5位，除法的第二个操作数的第4位和第5位，以及对于素数域GF(p)而言，表示p的第4位和第5位；或者对于二元域GF(2n)而言，表示域生成多项式p(t)的第4位和第5位；所述第2处理单元的输出包括：乘法运算结果的第4位和第5位，除法运算结果的第4位和第5位；所述第3处理单元的输入包括：乘法或除法的第一个操作数的第6位和第7位，除法的第二个操作数的第6位和第7位，以及对于素数域GF(p)而言，表示p的第6位和第7位；或者对于二元域GF(2n)而言，表示域生成多项式p(t)的第6位和第7位；所述第3处理单元的输出包括：乘法运算结果的第6位和第7位，除法运算结果的第6位和第7位；所述第0处理单元的输入还包括有限域类型信号、乘法运算使能信号、除法运算使能信号、初始化信号。