[发明专利]用于测试半导体存储器件的并行比特测试电路及其方法无效
| 申请号： | 200710084211.8 | 申请日： | 2007-02-27 |
| 公开（公告）号： | CN101071648A | 公开（公告）日： | 2007-11-14 |
| 发明（设计）人： | 李熙春 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C29/12 | 分类号： | G11C29/12;G11C29/44;G11C29/14 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 戎志敏 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 一种集成电路器件包括测试电路和至少一个标记产生器电路。测试组配置用于响应于存储器测试操作，并行地产生第一和第二组测试结果。第一和第二组测试结果分别与第一和第二存储体相对应。测试电路配置用于将第一组测试结果的各个测试结果与第二组测试结果的各个测试结果相合并，向集成电路器件的一组输出端子的各个输出端子提供一组已合并的测试结果。至少一个标记产生器电路配置用于产生：第一标记信号，表示在第一组测试结果中存在至少一个存储器测试错误；第二标记信号，表示在第二组测试结果中存在至少一个存储器测试错误。基于这组已合并的测试结果及第一和第二标记信号，测试电路确定第一和第二存储体的哪一个存储块中包括有缺陷的存储单元。 | ||
| 搜索关键词： | 用于 测试 半导体 存储 器件 并行 比特 电路 及其 方法 | ||
【主权项】：
1.一种集成电路器件，包括：测试电路，配置用于响应于存储器测试操作，并行地产生分别与第一和第二存储体相对应的第一和第二组测试结果，并且将第一组测试结果的各个测试结果与第二组测试结果的各个测试结果相合并，以向集成电路器件的一组输出端子的各个输出端子提供一组已合并的测试结果；以及至少一个标记产生器电路，配置用于产生：第一标记信号，表示在第一组测试结果中存在至少一个存储器测试错误；以及第二标记信号，表示在第二组测试结果中存在至少一个存储器测试错误。
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